公开(公告)号：CN115996216B

公开(公告)日：2025-01-14

申请号：CN202211599358.1

申请日：2022-12-12

Applicant: 大连理工大学

Inventor： 梁爽 ,  杨浩正 ,  常玉春 ,  申人升 ,  钟国强 ,  程禹 ,  姜牟旬 ,  周新峰 ,  樊禹彤

IPC: H04L65/65 ,  H04L65/80 ,  H04N21/6437

Abstract: 本发明属于网络通信技术领域，涉及一种基于FPGA的实时传输协议栈及其硬件实现方法，可用于实时将视频数据上传到网络上。以纯硬件的方式实现了一种实时传输协议栈的开发，同时协议栈采用纯硬件编程，协议栈内每个模块或每个执行步骤的时钟都可做到精确控制，确保数据实时传输时协议栈能做到低延时，高精度和高可靠性；采用近似于FIFO的工作方式来更新缓存表，能够有效节约时钟和定时器资源，并且当作用于以数据发送为主要任务实时传输协议栈中可以有效缩短查表时间，降低传输延时；采用设置优先级的策略用于当负载多个RTP或RTCP数据发送模块时可能会产生的冲突问题，相比于传统的将数据缓存的方法，可以有效节约硬件资源。

公开(公告)号：CN116095501B

公开(公告)日：2025-01-14

申请号：CN202211599371.7

申请日：2022-12-12

Applicant: 大连理工大学

Inventor： 常玉春 ,  周新峰 ,  熊波涛 ,  钟国强 ,  娄珊珊 ,  曹伉 ,  孟凡龙 ,  杨浩正 ,  樊禹彤

IPC: H04N23/741 ,  H04N23/60 ,  H04N5/14 ,  H04N5/21 ,  H04N5/265 ,  H04N25/581

Abstract: 本发明属于图像采集传输处理领域，具体涉及一种多曝光高速图像采集与处理系统。该系统由多曝光的图像传感器模块、FPGA模块、DSP处理器、USB数据传输接口模块和上位机显示模块组成，FPGA模块包括DDR4模块和时钟模块。使用FPGA和DSP作为核心模块，多核DSP并行处理数据，实现有效、快速地处理数据。通过对上述模块的配置并且采用动态多曝光图像融合算法，可以实现对多种曝光模式下的图像数据进行快速处理和显示，提高了系统的运行速度，实现清晰显示动态图像的功能。

公开(公告)号：CN115996216A

公开(公告)日：2023-04-21

申请号：CN202211599358.1

申请日：2022-12-12

Applicant: 大连理工大学

Inventor： 梁爽 ,  杨浩正 ,  常玉春 ,  申人升 ,  钟国强 ,  程禹 ,  姜牟旬 ,  周新峰 ,  樊禹彤

IPC: H04L65/65 ,  H04L65/80 ,  H04N21/6437

Abstract: 本发明属于网络通信技术领域，涉及一种基于FPGA的实时传输协议栈及其硬件实现方法，可用于实时将视频数据上传到网络上。以纯硬件的方式实现了一种实时传输协议栈的开发，同时协议栈采用纯硬件编程，协议栈内每个模块或每个执行步骤的时钟都可做到精确控制，确保数据实时传输时协议栈能做到低延时，高精度和高可靠性；采用近似于FIFO的工作方式来更新缓存表，能够有效节约时钟和定时器资源，并且当作用于以数据发送为主要任务实时传输协议栈中可以有效缩短查表时间，降低传输延时；采用设置优先级的策略用于当负载多个RTP或RTCP数据发送模块时可能会产生的冲突问题，相比于传统的将数据缓存的方法，可以有效节约硬件资源。

公开(公告)号：CN116095501A

公开(公告)日：2023-05-09

申请号：CN202211599371.7

申请日：2022-12-12

Applicant: 大连理工大学

Inventor： 常玉春 ,  周新峰 ,  熊波涛 ,  钟国强 ,  娄珊珊 ,  曹伉 ,  孟凡龙 ,  杨浩正 ,  樊禹彤

IPC: H04N23/741 ,  H04N23/60 ,  H04N5/14 ,  H04N5/21 ,  H04N5/265 ,  H04N25/581

Abstract: 本发明属于图像采集传输处理领域，具体涉及一种多曝光高速图像采集与处理系统。该系统由多曝光的图像传感器模块、FPGA模块、DSP处理器、USB数据传输接口模块和上位机显示模块组成，FPGA模块包括DDR4模块和时钟模块。使用FPGA和DSP作为核心模块，多核DSP并行处理数据，实现有效、快速地处理数据。通过对上述模块的配置并且采用动态多曝光图像融合算法，可以实现对多种曝光模式下的图像数据进行快速处理和显示，提高了系统的运行速度，实现清晰显示动态图像的功能。

公开(公告)号：CN115942140A

公开(公告)日：2023-04-07

申请号：CN202211598486.4

申请日：2022-12-12

Applicant: 大连理工大学

Inventor： 邱继军 ,  姜牟旬 ,  常玉春 ,  申人升 ,  钟国强 ,  程禹 ,  潘冲 ,  杨浩正 ,  樊禹彤

IPC: H04N25/771 ,  H04N19/42 ,  H04N19/146 ,  H04N19/182 ,  H04N19/93

Abstract: 本发明公开了一种面向CMOS图像传感器的实时压缩存储内核，属于CMOS图像传感器数据处理系统领域和可编程逻辑器件领域。本发明包括DDR3接口控制模块、RISC‑V处理器模块以及JPEG‑LS协处理器模块。本发明为通用型压缩存储内核设计，将压缩算法固化为硬件协处理器加速压缩过程，并且通过定制RISC‑V处理器最大化减少了电路面积，且通过系统层面优化控制，使DDR3接口控制器模块和JPEG‑LS协处理器模块高效稳定工作。本发明使用时可作为自定义IP，给出输入端和输出端的信号，并且编写能被RISC‑V交叉编译工具链编译通过的运行在RISC‑V处理器上的程序，即可实现大量数据的自定义压缩存储。