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公开(公告)号：CN103633998B
公开(公告)日：2017-02-15
申请号：CN201210311259.9
申请日：2012-08-28
Applicant: 复旦大学
IPC: H03L7/08
Abstract: 本发明属微电子领域，涉及一种用于全数字锁相环的鉴相器；该鉴相器在保证鉴相器功能正确的前提下，能降低鉴相器的功耗。本发明对传统鉴相器进行了改进，其中累加型计数器的输出为各个参考时钟周期内原传统的计数器输出码值累加的结果，而不是单一的一个时钟周期之内的输出码值，因此累加型计数器可直接由DCO的输出信号驱动；交换了时间-数码转换器的输出在数字鉴相器中的运算顺序，使整个鉴相器的运算步骤减少，从而降低了鉴相器结构的功耗，并使电路结构更加简单，易于实现。本发明所述鉴相器适用于全数字锁相环的电路设计，具有重要的实用价值。
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公开(公告)号：CN103684428B
公开(公告)日：2016-09-07
申请号：CN201210331349.4
申请日：2012-09-08
Applicant: 复旦大学
Abstract: 本发明属于微电子及集成电路技术领域，具体涉及一种用于全数字锁相环的动态器件匹配的方法，尤其是一种应用在全数字锁相环中的，改善锁相环输出频谱的动态器件匹配的方法。本方法通过包括：分频倍数可变时钟分频器，伪随机码发生器，二进制‑温度计码转换电路和桶形移位器阵列的电路对数字控制振荡器中控制字进行码值转换，并随机移位，降低电容不匹配对数字控制振荡器输出频谱的影响；本发明的方法尤其适用于全数字锁相环的电路设计，在数字控制振荡器模块的设计和制造的过程中，具有重要的实用价值。
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公开(公告)号：CN117855251A
公开(公告)日：2024-04-09
申请号：CN202410094372.9
申请日：2024-01-23
Applicant: 复旦大学
IPC: H01L29/06 , H01L29/16 , H01L29/40 , H01L29/423 , H01L29/78 , H01L21/336
Abstract: 本发明涉及一种SiC屏蔽栅MOSFET结构及其制造方法，该结构包括衬底，衬底上方设置有漂移区，漂移区上方设置有P阱，P阱与漂移区之间设有沟槽，沟槽的顶部外围设有N+结构，沟槽包括Gate Poly，Gate Poly下方设置有SGT Poly，衬底用于提供支撑作用；漂移区用于承担耐压；P阱用于形成PN结，起到反向承压作用；N+结构用于形成源极；沟槽用于形成栅极，其中的SGT Poly用于在反向承压时拉平体内电场的分布，以降低漂移区电阻，从而降低芯片的比导通电阻。此外还在沟槽底部和/或侧部设置P+保护层，用于降低电场、对沟槽进行保护。与现有技术相比，本发明能够有效降低芯片的比导通电阻，从而降低芯片成本、提高功率器件电流密度。
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公开(公告)号：CN103684428A
公开(公告)日：2014-03-26
申请号：CN201210331349.4
申请日：2012-09-08
Applicant: 复旦大学
Abstract: 本发明属于微电子及集成电路技术领域，具体涉及一种用于全数字锁相环的动态器件匹配的方法，尤其是一种应用在全数字锁相环中的，改善锁相环输出频谱的动态器件匹配的方法。本方法通过包括：分频倍数可变时钟分频器，伪随机码发生器，二进制-温度计码转换电路和桶形移位器阵列的电路对数字控制振荡器中控制字进行码值转换，并随机移位，降低电容不匹配对数字控制振荡器输出频谱的影响；本发明的方法尤其适用于全数字锁相环的电路设计，在数字控制振荡器模块的设计和制造的过程中，具有重要的实用价值。
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公开(公告)号：CN103633998A
公开(公告)日：2014-03-12
申请号：CN201210311259.9
申请日：2012-08-28
Applicant: 复旦大学
IPC: H03L7/08
Abstract: 本发明属微电子领域，涉及一种用于全数字锁相环的鉴相器；该鉴相器在保证鉴相器功能正确的前提下，能降低鉴相器的功耗。本发明对传统鉴相器进行了改进，其中累加型计数器的输出为各个参考时钟周期内原传统的计数器输出码值累加的结果，而不是单一的一个时钟周期之内的输出码值，因此累加型计数器可直接由DCO的输出信号驱动；交换了时间-数码转换器的输出在数字鉴相器中的运算顺序，使整个鉴相器的运算步骤减少，从而降低了鉴相器结构的功耗，并使电路结构更加简单，易于实现。本发明所述鉴相器适用于全数字锁相环的电路设计，具有重要的实用价值。
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