公开(公告)号：CN112084735A

公开(公告)日：2020-12-15

申请号：CN202010917936.6

申请日：2020-09-03

Applicant: 国微集团(深圳)有限公司

Inventor： 魏鹏远 ,  周立兵 ,  林铠鹏 ,  黄小立

IPC: G06F30/34 ,  G06F30/333 ,  G06F8/41

Abstract: 本发明公开了一种基于RTL源码的FPGA切割方法及系统，所述方法包括：解析用户设计的RTL源码，生成所述RTL源码对应的资源表，并计算所述RTL源码中每个最底层设计模块占用资源权重及最底层设计模块间的连接资源权重；将设置用于容纳所述RTL源码的多个目标FPGA可容纳的资源量及所述多个目标FPGA之间的连接资源数据化，形成目标FPGA矩阵数据结构图；根据所述目标FPGA矩阵数据结构图和所述RTL源码中每个最底层设计模块占用资源权重及最底层设计模块间的连接资源权重对所述RTL源码对应的资源进行切割，将其拆分成多个FPGA资源文件。采用本发明的技术方案，可自动将大规模FPGA设计拆分成到多个小规模FPGA中进行编译运行。

公开(公告)号：CN111125978A

公开(公告)日：2020-05-08

申请号：CN201911415451.0

申请日：2019-12-31

Applicant: 国微集团(深圳)有限公司

Inventor： 王俊杰 ,  林铠鹏 ,  李艳荣 ,  黄国勇

IPC: G06F30/331 ,  G06F30/343 ,  H03M7/30

Abstract: 本发明公开了一种仿真数据处理方法及系统，所述方法包括：同步采集所述多个FPGA的仿真波形数据，并对每一次采集周期内采集到的每个FPGA的波形数据添加时间戳；根据所述时间戳将所述多个FPGA的波形数据采用链表的形式进行存储。采用本发明的技术方案，可确保多个FPGA的波形数据不错乱。

公开(公告)号：CN110928682A

公开(公告)日：2020-03-27

申请号：CN201911109177.4

申请日：2019-11-13

Applicant: 国微集团(深圳)有限公司

Inventor： 林铠鹏

IPC: G06F9/50 ,  G06F12/02

Abstract: 本发明公开了一种外部设备访问计算机内存的方法，包括步骤：所述外部设备向计算机申请一定大小的内存空间，并接收所述计算机反馈的多个内存块；所述外部设备通过顺序存储结构或链式存储结构建立外部设备和计算机的内存映射关系；当所述外部设备发起读写操作，根据所述外部设备和计算机的内存映射关系找到计算机中对应的偏移地址，生成读写操作猝发指令，在计算机的内存上实现读写操作。本发明可以实现快速地连续地访问计算机内存的多个不连续内存区域，提升计算机操作系统和外部设备访问内存的速度。

公开(公告)号：CN110765716A

公开(公告)日：2020-02-07

申请号：CN201911243071.3

申请日：2019-12-06

Applicant: 国微集团(深圳)有限公司

Inventor： 林铠鹏 ,  李艳荣 ,  白耿

IPC: G06F30/331

Abstract: 本发明公开了一种数字产品的仿真信号查看方法及仿真系统，所述方法包括：对数字产品进行FPGA仿真时，实时读取数字产品的所有外部端口的状态数据并记录，同时，每间隔一段时间读取一次数字产品的全部内部状态数据并记录；仿真完成后，当需要回溯查看数字产品的某个时钟周期的数据时，在记录的仿真数据中，读取此时钟周期前的最后一个时间点存储的数字产品的内部状态数据和所述时间点的外部端口状态数据，将数字产品载入到软件仿真器中，并把所述时间点记录的外部端口状态数据和内部状态数据设置为数字产品的初始状态，启动软件仿真器并运行到需要查看的时钟周期。采用本发明的技术方案，可以快速的回溯查看任一个时钟周期的全部仿真数据。

公开(公告)号：CN110765711A

公开(公告)日：2020-02-07

申请号：CN201911243067.7

申请日：2019-12-06

Applicant: 国微集团(深圳)有限公司

Inventor： 林铠鹏 ,  李艳荣 ,  王宇成

IPC: G06F30/327

Abstract: 本发明公开了一种数字产品的仿真信号查看方法及仿真系统，所述方法包括：对数字产品进行FPGA仿真时，实时读取数字产品所有外部端口的状态数据并记录，同时，每间隔一段时间读取一次数字产品全部内部状态数据并记录；仿真完成后，当需要回溯查看数字产品的某个时钟周期的数据时，在记录的仿真数据中，读取此时钟周期前的最后一个时间点存储的数字产品的内部状态数据和所述时间点的外部端口状态数据，并将读取的数据作为FPGA的初始运行状态数据，启动FPGA并运行到需要查看的时钟周期之前的一个时钟周期，然后逐个时钟读取数字产品的全部内部状态数据，直到运行到需要查看的时钟周期。采用本发明的技术方案，可以快速回溯查看任一时钟周期的全部仿真数据。

公开(公告)号：CN110956007A

公开(公告)日：2020-04-03

申请号：CN201911244649.7

申请日：2019-12-06

Applicant: 国微集团(深圳)有限公司

Inventor： 林铠鹏 ,  李艳荣 ,  黄小立

IPC: G06F30/331 ,  G06F30/34

Abstract: 本发明公开了一种数字产品的仿真信号查看方法及仿真系统，所述方法包括：对数字产品进行FPGA仿真时，实时读取数字产品的所有外部端口的状态数据并记录，同时，每间隔一段时间读取一次数字产品的全部内部状态数据并记录；仿真完成后，当需要回溯查看数字产品的某个时钟周期的数据时，在记录的仿真数据中，读取此时钟周期前的最后一个时间点存储的数字产品的内部状态数据和所述时间点的外部端口状态数据，并将读取的数据作为FPGA的初始运行状态数据，然后逐个时钟读取数字产品的全部内部状态数据，直到运行到需要查看的时钟周期。采用本发明的技术方案，可以快速的回溯查看任一个时钟周期的全部仿真数据。