公开(公告)号：CN112329367A

公开(公告)日：2021-02-05

申请号：CN202011393976.1

申请日：2020-12-02

Applicant: 国微集团(深圳)有限公司

Inventor： 叶磊 ,  李艳荣 ,  周立兵 ,  张军四

IPC: G06F30/34 ,  G06F30/327 ,  G06N3/04 ,  G06N3/08

Abstract: 本发明公开了一种基于图卷积神经网络的逻辑设计切割方法及系统，所述方法包括：对待切割逻辑设计的网表进行解析，将其转化为由多个底层模块组成的连接图结构；采用经过训练得到的图卷积神经网络切割模型将所述图连接结构切割成多个逻辑设计，使得切割后的每个逻辑设计可被目标FPGA容纳。采用本发明的技术方案，可以自动将待切割逻辑设计切割成多个小的逻辑设计。

公开(公告)号：CN112084735A

公开(公告)日：2020-12-15

申请号：CN202010917936.6

申请日：2020-09-03

Applicant: 国微集团(深圳)有限公司

Inventor： 魏鹏远 ,  周立兵 ,  林铠鹏 ,  黄小立

IPC: G06F30/34 ,  G06F30/333 ,  G06F8/41

Abstract: 本发明公开了一种基于RTL源码的FPGA切割方法及系统，所述方法包括：解析用户设计的RTL源码，生成所述RTL源码对应的资源表，并计算所述RTL源码中每个最底层设计模块占用资源权重及最底层设计模块间的连接资源权重；将设置用于容纳所述RTL源码的多个目标FPGA可容纳的资源量及所述多个目标FPGA之间的连接资源数据化，形成目标FPGA矩阵数据结构图；根据所述目标FPGA矩阵数据结构图和所述RTL源码中每个最底层设计模块占用资源权重及最底层设计模块间的连接资源权重对所述RTL源码对应的资源进行切割，将其拆分成多个FPGA资源文件。采用本发明的技术方案，可自动将大规模FPGA设计拆分成到多个小规模FPGA中进行编译运行。

公开(公告)号：CN114330174A

公开(公告)日：2022-04-12

申请号：CN202111369897.1

申请日：2021-11-18

Applicant: 国微集团(深圳)有限公司

Inventor： 叶磊 ,  黄侃 ,  李艳荣 ,  王俊杰 ,  周立兵 ,  白耿

IPC: G06F30/327

Abstract: 本发明公开了一种基于多FPGA系统的并行RTL综合方法、存储介质。其中基于多FPGA系统的并行RTL综合方法，包括：根据顶部节点对被测试设计的各个实例进行遍历创建层次树；并行遍历所述层次树对每一个模块进行唯一化处理，并记录唯一化处理后的模块的哈希值；以模块为单位，对各模块进行并行细化和逻辑映射，将各模块对应的被测试设计从RTL转换为门级电路；将各个模块对应的门级电路合并为一个整体形成层次化网表；统计层次化网表所消耗的资源，并根据资源约束自动选择超图单元；采用分割工具进行分割，形成各个FPGA对应的网表。本发明实现了RTL的并行综合处理，不仅可以应对大规模的集成电路，同时还可以提高仿真验证效率。

公开(公告)号：CN216437218U

公开(公告)日：2022-05-03

申请号：CN202123068495.6

申请日：2021-12-08

Applicant: 国微集团(深圳)有限公司

Inventor： 雷丹 ,  周立兵 ,  刘国骄 ,  李艳荣 ,  白耿 ,  黄国勇

IPC: H04L67/10 ,  H04L67/1097 ,  H04L69/166

Abstract: 本实用新型公开了一种基于API的数据传输系统及计算机存储介质，其包括物理综合工具，其分布于多个第一服务器运行；签核工具，其分布于多个第二服务器运行；还包括连接任意两个服务器，并用于服务器之间数据交互的交互单元；所述信息交互单元包括：连接于任意两个所述第一服务器或任意两个所述第二服务器之间的第一交互单元、以及连接于任意一个第一服务器与任意一个第二服务器之间的第二交互单元。与现有技术相比，本实用新型建立了多对多服务器间的信息交互单元，建立高效的同一，协调，分发机制API。