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公开(公告)号：CN105843589B
公开(公告)日：2018-05-08
申请号：CN201610157129.2
申请日：2016-03-18
Applicant: 同济大学
Abstract: 本发明涉及一种应用于VLIW类型处理器的存储器装置，用以在VLIW类型处理器中提高多个访存部件访问的效率，其特征在于，该存储器装置包括多个数据宽度均相同的子存储体，多个子存储体按照二维行列方式排布，所述的存储器根据地址信号和地址选择信号的组合设有两种工作方式：方式一：当存储器装置被用做指令存储器或指令缓存时，访问一次读出一个VLIW指令字；方式二：当存储器装置被用做数据存储器或数据缓存时，一次访问的数据作为单独一个数据字供处理器使用，或者作为多个数据字供处理器的SIMD数据通道使用。与现有技术相比，本发明具有灵活度高、效率高等优点。
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公开(公告)号：CN105843589A
公开(公告)日：2016-08-10
申请号：CN201610157129.2
申请日：2016-03-18
Applicant: 同济大学
Abstract: 本发明涉及一种应用于VLIW类型处理器的存储器装置，用以在VLIW类型处理器中提高多个访存部件访问的效率，其特征在于，该存储器装置包括多个数据宽度均相同的子存储体，多个子存储体按照二维行列方式排布，所述的存储器根据地址信号和地址选择信号的组合设有两种工作方式：方式一：当存储器装置被用做指令存储器或指令缓存时，访问一次读出一个VLIW指令字；方式二：当存储器装置被用做数据存储器或数据缓存时，一次访问的数据作为单独一个数据字供处理器使用，或者作为多个数据字供处理器的SIMD数据通道使用。与现有技术相比，本发明具有灵活度高、效率高等优点。
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公开(公告)号：CN105786758B
公开(公告)日：2019-12-03
申请号：CN201610108865.9
申请日：2016-02-26
Applicant: 同济大学
IPC: G06F15/78
Abstract: 本发明涉及一种具有数据缓存功能的处理器装置。该处理器装置包括处理器内核(1)、数据存储模块和数据缓存模块(4)，所述的数据缓存模块(4)设置于处理器内核(1)和数据存储模块之间，该数据缓存模块(4)缓存处理器内核(1)产生并发送至数据存储模块的数据信息(21)，所述的数据缓存模块(4)包括数据缓存控制单元(22)和与之连接的数据缓存队列，该数据缓存队列包括依次排列的多个数据元素，每个数据元素对应一个数据的数据信息(21)。与现有技术相比，本发明具有结构简单、能够大大提高处理器装置运行效率等优点。
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公开(公告)号：CN105786758A
公开(公告)日：2016-07-20
申请号：CN201610108865.9
申请日：2016-02-26
Applicant: 同济大学
IPC: G06F15/78
Abstract: 本发明涉及一种具有数据缓存功能的处理器装置及其数据读写方法。该处理器装置包括处理器内核(1)、数据存储模块和数据缓存模块(4)，所述的数据缓存模块(4)设置于处理器内核(1)和数据存储模块之间，该数据缓存模块(4)缓存处理器内核(1)产生并发送至数据存储模块的数据信息(21)，所述的数据缓存模块(4)包括数据缓存控制单元(22)和与之连接的数据缓存队列，该数据缓存队列包括依次排列的多个数据元素，每个数据元素对应一个数据的数据信息(21)。与现有技术相比，本发明具有结构简单、能够大大提高处理器装置运行效率等优点。
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