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公开(公告)号：CN115881823A
公开(公告)日：2023-03-31
申请号：CN202211743100.4
申请日：2022-12-31
Applicant: 厦门大学
IPC: H01L29/78 , H01L29/06 , H01L21/336
Abstract: 本发明公开了一种用于SiC功率器件的阶梯状复合终端结构及其制造方法。其中，所述结构包括：形成于N型重掺杂衬底上的N‑漂移区，N‑漂移区上依次设有器件元胞区和器件终端区；器件元胞区包括间隔设置的深P阱区，以及深P阱区与N‑漂移区形成的PN结组成主结；器件终端区包括：多区台阶形P型结终端拓展区、钝化层；该多区台阶形P型结终端拓展区靠近主结一侧间隔设置有若干N+场限环；多区台阶形P型结终端拓展区表面淀积有钝化层，N+场限环远离N‑漂移区一侧设置有刻蚀沟槽。本发明使用多区台阶形P型结终端拓展区，有效应用多区效应来拓宽目标电压下的拓展区优质剂量窗口，从而降低拓展区对剂量的敏感性。
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公开(公告)号：CN116072707A
公开(公告)日：2023-05-05
申请号：CN202310089961.3
申请日：2023-02-08
Applicant: 厦门大学
IPC: H01L29/06 , H01L29/51 , H01L29/78 , H01L21/336
Abstract: 本发明公开了一种含稀土栅介质层的平面型SiC MOSFET及其制造方法。其中，所述结构包括：金属层、衬底；设置于衬底上部的缓冲区，包括若干缓冲层；设置于缓冲区上部的外延层；设置于外延层上部两侧的P阱区，P阱区中间处形成JFET区；所述P阱区上部设有超结区；所述JFET区上部设置有与JFET区、P阱区、超结区接触的栅氧化层区等。本发明结合多缓冲层，P+/N+超结结构以及栅氧化层区结构的方法；利用多缓冲层的结构转移峰值电场，提高了器件承受宇宙射线的能力，消除器件在N+源区，P阱区以及N‑的BJT器件结构的Krik效应的影响，进而达到提高器件耐辐射特性的效果；利用源极下段的P+/N+的超结结构有效降低接触电阻，降低器件的损耗，同时调控器件的电场分布情况。
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公开(公告)号：CN116314259A
公开(公告)日：2023-06-23
申请号：CN202310089969.X
申请日：2023-02-08
Applicant: 厦门大学
IPC: H01L29/06 , H01L29/51 , H01L21/336 , H01L29/78
Abstract: 本发明公开了一种含稀土栅介质层的超结SiC MOSFET及其制造方法。其中，结构包括：金属层、衬底；设置于衬底上部的P‑pillar区，包括若干间隔设置的P‑pillar；设置于P‑pillar区上部及间隔处的外延层；设置于外延层上部两侧的P阱区，P阱区中间处形成JFET区；所述P阱区上部远离JFET区一侧的边缘位置设置有P+源区，靠近JFET区一侧设置有N+源区；所述JFET区上部设置有与JFET区、P阱区、N+源区接触的栅氧化层区；所述栅氧化层区包括若干稀土栅氧化层等。本发明结合漂移区垂直P/N超结(Super junction)，P+/N+超结结构以及三层稀土栅介质层(Al2O3/Gd2O3/SiO2)结构的方法；利用源极下段的P+/N+超结结构，以及漂移区下端的垂直P/N超结结构有效降低源极接触电阻和器件漂移区电阻，降低器件的导通电阻与器件损耗。
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公开(公告)号：CN115911097A
公开(公告)日：2023-04-04
申请号：CN202211743085.3
申请日：2022-12-31
Applicant: 厦门大学
IPC: H01L29/06 , H01L29/78 , H01L21/336
Abstract: 本发明公开了一种用于SiC功率器件的复合终端结构及其制造方法。其中，所述结构包括：形成于N型重掺杂衬底上的N‑漂移区，N‑漂移区上依次设有器件元胞区和器件终端区；器件元胞区包括间隔设置的深P阱区，以及深P阱区与N‑漂移区形成的PN结组成主结；器件终端区包括：P型结终端拓展区、钝化层；该P型结终端拓展区靠近主结一侧间隔设置有若干N+场限环；P型结终端拓展区表面淀积有钝化层，N+场限环远离N‑漂移区一侧设置有刻蚀沟槽。本发明可以增强器件的抗短路能力，在器件处于反向阻断状态时，器件元胞区的PN结和终端结构同时承受耐压，提高器件反向击穿电压，从而使器件更具有可靠性。
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