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公开(公告)号：CN111916495B
公开(公告)日：2024-02-02
申请号：CN202010557333.X
申请日：2020-06-18
Applicant: 南瑞联研半导体有限责任公司
IPC: H01L29/739 , H01L29/06 , H01L29/423
Abstract: 本发明公开了一种沟槽型IGBT芯片有源区边缘结构，包括衬底，衬底的上表面上开设有交替平行排列的至少一条有源沟槽和至少两条虚拟沟槽；衬底上表面的一端设有栅极总线多晶硅；衬底上表面上设有多晶硅桥；介质层覆盖于衬底的整个上表面以及栅极总线多晶硅和多晶硅桥的上表面；多晶硅桥上表面的介质层内设有接触窗口；接触窗口远离栅极总线多晶硅的一端与虚拟沟槽靠近栅极总线多晶硅的一端之间的距离L2>0；由于多晶硅桥上表面较平整，使得在其上表面的介质层内刻蚀接触窗口时不会受到凹凸不平的虚拟沟槽多晶硅的影响，能够刻蚀出完整的接触窗口，另外接触窗口避开了虚拟沟槽的末端，使得刻蚀接触窗口时不会出现破坏虚拟沟槽结构的情况。
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公开(公告)号：CN115524595A
公开(公告)日：2022-12-27
申请号：CN202211207969.7
申请日：2022-09-30
Applicant: 南瑞联研半导体有限责任公司 , 国网福建省电力有限公司电力科学研究院
IPC: G01R31/26 , H03K7/08 , H03K17/567
Abstract: 本发明公开了一种功率器件的HTRB可靠性测试装置及方法，包括主测试电路、IGBT控制电路和采样保护电路，主测试电路包括被测功率器件、漏电流检测电阻、连接漏电流检测电阻的第一电压表、IGBT控制开关和电压源，采样保护电路的一端连接第一电压表，采样保护电路的另一端连接IGBT控制电路的一端，IGBT控制电路的另一端连接IGBT控制开关；通过采样保护电路采集与被测功率器件相连的漏电流检测电阻的电压，根据电压大小通过IGBT控制电路生成IGBT控制驱动信号，进而控制IGBT控制开关开通或关断，进行HTRB可靠性测试。本发明能够模拟功率器件的实际工况方式，实现更高效、更可靠的测试。
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公开(公告)号：CN115421017A
公开(公告)日：2022-12-02
申请号：CN202211170388.0
申请日：2022-09-23
Applicant: 南瑞联研半导体有限责任公司
IPC: G01R31/26 , G01R19/257 , G01R19/00
Abstract: 本发明公开了一种适用于功率器件的可靠性测试电路及方法，包括：采样电路、控制电路、电平转换电路和驱动电路；所述采样电路用于与功率器件的栅极相连，采集功率器件的栅极电流；所述控制电路的输入端与所述采样电路相连，根据采样电路输出的栅极电流产生或不产生PWM信号；所述电平转换电路的输入端与所述控制电路的输出端，对控制电路输出的PWM信号进行电平转换；所述驱动电路的输入端与所述电平转换电路的输出端相连，其输出端用于与功率器件的栅极相连，控制功率器件的开/关。本发明利用PWM技术对被测功率器件的门极‑发射极/源极进行开关控制，在高温下，对功率器件进行HTGB可靠性考核。
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公开(公告)号：CN115877162A
公开(公告)日：2023-03-31
申请号：CN202211536414.7
申请日：2022-12-02
Applicant: 南瑞联研半导体有限责任公司
Abstract: 本发明公开了一种功率半导体模块结温在线评估方法及装置，属于电子器件电学和热学测量技术领域，方法包括：记录温度传感器处的瞬态温升曲线；记录芯片处的瞬态温降曲线；将芯片处的瞬态温降曲线转化为芯片处的瞬态温升曲线；根据芯片处的瞬态温升曲线和温度传感器处的瞬态温升曲线，计算芯片到温度传感器的瞬态热阻；根据预构建的热阻热容网络FOSTER模型，对芯片到温度传感器的瞬态热阻进行拟合，以获取芯片到温度传感器的瞬态热阻曲线；根据芯片到温度传感器的瞬态热阻曲线，计算芯片到温度传感器的脉冲热阻；根据芯片到温度传感器的脉冲热阻，计算功率半导体模块的结温。本发明通过芯片到温度传感器的脉冲热阻，能够计算功率半导体模块的结温。
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公开(公告)号：CN111916496B
公开(公告)日：2022-02-11
申请号：CN202010557347.1
申请日：2020-06-18
Applicant: 南瑞联研半导体有限责任公司
IPC: H01L29/739 , H01L29/06 , H01L23/48
Abstract: 本发明公开了一种IGBT栅极总线结构，包括衬底，沿衬底上表面一端从外到内依次设置的场氧化层和栅极多晶硅，场氧化层和栅极多晶硅之间留有空隙；还包括介质层，介质层覆盖于衬底的整个上表面以及场氧化层和栅极多晶硅的上表面，栅极多晶硅上表面的介质层内开设有栅极接触孔；使得栅极多晶硅的上表面避免出现台阶和不平整，当在栅极多晶硅上表面的介质层内刻蚀栅极接触孔时，不再受栅极多晶硅上表面不平整的影响，能够刻蚀出完整的栅极接触孔。
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Patent Agency Ranking
公开(公告)号：CN111916496A
公开(公告)日：2020-11-10
申请号：CN202010557347.1
申请日：2020-06-18
Applicant: 南瑞联研半导体有限责任公司
IPC: H01L29/739 , H01L29/06 , H01L23/48
Abstract: 本发明公开了一种IGBT栅极总线结构，包括衬底，沿衬底上表面一端从外到内依次设置的场氧化层和栅极多晶硅，场氧化层和栅极多晶硅之间留有空隙；还包括介质层，介质层覆盖于衬底的整个上表面以及场氧化层和栅极多晶硅的上表面，栅极多晶硅上表面的介质层内开设有栅极接触孔；使得栅极多晶硅的上表面避免出现台阶和不平整，当在栅极多晶硅上表面的介质层内刻蚀栅极接触孔时，不再受栅极多晶硅上表面不平整的影响，能够刻蚀出完整的栅极接触孔。
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公开(公告)号：CN111916495A
公开(公告)日：2020-11-10
申请号：CN202010557333.X
申请日：2020-06-18
Applicant: 南瑞联研半导体有限责任公司
IPC: H01L29/739 , H01L29/06 , H01L29/423
Abstract: 本发明公开了一种沟槽型IGBT芯片有源区边缘结构，包括衬底，衬底的上表面上开设有交替平行排列的至少一条有源沟槽和至少两条虚拟沟槽；衬底上表面的一端设有栅极总线多晶硅；衬底上表面上设有多晶硅桥；介质层覆盖于衬底的整个上表面以及栅极总线多晶硅和多晶硅桥的上表面；多晶硅桥上表面的介质层内设有接触窗口；接触窗口远离栅极总线多晶硅的一端与虚拟沟槽靠近栅极总线多晶硅的一端之间的距离L2>0；由于多晶硅桥上表面较平整，使得在其上表面的介质层内刻蚀接触窗口时不会受到凹凸不平的虚拟沟槽多晶硅的影响，能够刻蚀出完整的接触窗口，另外接触窗口避开了虚拟沟槽的末端，使得刻蚀接触窗口时不会出现破坏虚拟沟槽结构的情况。
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公开(公告)号：CN112599598A
公开(公告)日：2021-04-02
申请号：CN202011578704.9
申请日：2020-12-28
Applicant: 南瑞联研半导体有限责任公司
IPC: H01L29/739 , H01L29/423
Abstract: 本发明公开了半导体器件技术领域的一种IGBT沟槽栅排布结构，旨在解决现有技术中输入电容和米勒电容较小，沟道电流分布不均导致小电流开通过程中发生栅极振荡的技术问题。在衬底的一个表面上依次设置有介质层和发射极金属；在衬底朝向介质层的表面上设置若干个有源沟槽栅和虚拟沟槽栅，且在相邻两个虚拟沟槽栅之间连续设置两个有源沟槽栅；在相邻两个有源沟槽栅之间依次设有P+接触区、P型阱区和N型CS层，P+接触区位于介质层一侧；在有源沟槽栅和虚拟沟槽栅之间依次设有N+发射区、P型阱区和N型CS层，N+发射区位于介质层一侧；每个P+接触区和每个N+发射区分别通过设置在介质层上的与P+接触区和N+发射区一一对应的接触窗口与发射极金属导通。
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公开(公告)号：CN218727774U
公开(公告)日：2023-03-24
申请号：CN202222519041.4
申请日：2022-09-23
Applicant: 南瑞联研半导体有限责任公司
IPC: G01R31/26 , G01R19/257 , G01R19/00
Abstract: 本实用新型公开了一种适用于功率器件的可靠性测试电路，包括：采样电路、控制电路、电平转换电路和驱动电路；所述采样电路用于与功率器件的栅极相连，采集功率器件的栅极电流；所述控制电路的输入端与所述采样电路相连，根据采样电路输出的栅极电流产生或不产生PWM信号；所述电平转换电路的输入端与所述控制电路的输出端，对控制电路输出的PWM信号进行电平转换；所述驱动电路的输入端与所述电平转换电路的输出端相连，其输出端用于与功率器件的栅极相连，控制功率器件的开/关。本实用新型利用PWM技术对被测功率器件的门极‑发射极/源极进行开关控制，在高温下，对功率器件进行HTGB可靠性考核。
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公开(公告)号：CN214012944U
公开(公告)日：2021-08-20
申请号：CN202023214251.X
申请日：2020-12-28
Applicant: 南瑞联研半导体有限责任公司
IPC: H01L29/739 , H01L29/423
Abstract: 本实用新型公开了半导体器件技术领域的一种IGBT沟槽栅排布结构，旨在解决现有技术中输入电容和米勒电容较小，沟道电流分布不均导致小电流开通过程中发生栅极振荡的技术问题。在衬底的一个表面上依次设置有介质层和发射极金属；在衬底朝向介质层的表面上设置若干个有源沟槽栅和虚拟沟槽栅，且在相邻两个虚拟沟槽栅之间连续设置两个有源沟槽栅；在相邻两个有源沟槽栅之间依次设有P+接触区、P型阱区和N型CS层，P+接触区位于介质层一侧；在有源沟槽栅和虚拟沟槽栅之间依次设有N+发射区、P型阱区和N型CS层，N+发射区位于介质层一侧；每个P+接触区和每个N+发射区分别通过设置在介质层上的与P+接触区和N+发射区一一对应的接触窗口与发射极金属导通。
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