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公开(公告)号：CN112599598A
公开(公告)日：2021-04-02
申请号：CN202011578704.9
申请日：2020-12-28
Applicant: 南瑞联研半导体有限责任公司
IPC: H01L29/739 , H01L29/423
Abstract: 本发明公开了半导体器件技术领域的一种IGBT沟槽栅排布结构，旨在解决现有技术中输入电容和米勒电容较小，沟道电流分布不均导致小电流开通过程中发生栅极振荡的技术问题。在衬底的一个表面上依次设置有介质层和发射极金属；在衬底朝向介质层的表面上设置若干个有源沟槽栅和虚拟沟槽栅，且在相邻两个虚拟沟槽栅之间连续设置两个有源沟槽栅；在相邻两个有源沟槽栅之间依次设有P+接触区、P型阱区和N型CS层，P+接触区位于介质层一侧；在有源沟槽栅和虚拟沟槽栅之间依次设有N+发射区、P型阱区和N型CS层，N+发射区位于介质层一侧；每个P+接触区和每个N+发射区分别通过设置在介质层上的与P+接触区和N+发射区一一对应的接触窗口与发射极金属导通。
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公开(公告)号：CN111916495B
公开(公告)日：2024-02-02
申请号：CN202010557333.X
申请日：2020-06-18
Applicant: 南瑞联研半导体有限责任公司
IPC: H01L29/739 , H01L29/06 , H01L29/423
Abstract: 本发明公开了一种沟槽型IGBT芯片有源区边缘结构，包括衬底，衬底的上表面上开设有交替平行排列的至少一条有源沟槽和至少两条虚拟沟槽；衬底上表面的一端设有栅极总线多晶硅；衬底上表面上设有多晶硅桥；介质层覆盖于衬底的整个上表面以及栅极总线多晶硅和多晶硅桥的上表面；多晶硅桥上表面的介质层内设有接触窗口；接触窗口远离栅极总线多晶硅的一端与虚拟沟槽靠近栅极总线多晶硅的一端之间的距离L2>0；由于多晶硅桥上表面较平整，使得在其上表面的介质层内刻蚀接触窗口时不会受到凹凸不平的虚拟沟槽多晶硅的影响，能够刻蚀出完整的接触窗口，另外接触窗口避开了虚拟沟槽的末端，使得刻蚀接触窗口时不会出现破坏虚拟沟槽结构的情况。
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公开(公告)号：CN117238947A
公开(公告)日：2023-12-15
申请号：CN202311046331.4
申请日：2023-08-18
Applicant: 南瑞联研半导体有限责任公司
IPC: H01L29/06 , H01L21/331 , H01L29/739
Abstract: 本发明公开了一种IGBT元胞优化方法及IGBT元胞结构，包括在IGBT制备时在拐角处不掺杂N型源区使电流不流经拐角处；晶片本体、设置在所述晶片本体表面的沟槽主体、注入在所述晶片本体表面的N型注入区、设置在所述晶片本体表面的接触孔本体，以及设置在所述晶片本体表面的金属区。该IGBT元胞优化方法及IGBT元胞结构，通过在晶片上增加方形沟槽，可以降低导通状态下的电压降低，提高导通性能，同时在拐角处不进行N型源区的掺杂，减少电流集中现象，改善器件关断能力和耐压性能，通过优化电极结构确保电流均匀分布，降低器件热耗散，通过使电流不流经方形沟槽元胞的拐角处，即在拐角处没有N型源区注入，从而提高方形沟槽元胞的关断能力。
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公开(公告)号：CN115602714A
公开(公告)日：2023-01-13
申请号：CN202211382652.7
申请日：2022-11-07
Applicant: 南瑞联研半导体有限责任公司(CN)
IPC: H01L29/06 , H01L29/739 , H01L21/331
Abstract: 本发明公开了一种沟槽型IGBT终端及其制造方法，本发明在相邻场限环之间、主结区和第一个场限环之间设置场限环沟槽，利用器件耐压时自然产生的高电位，在场限环沟槽附近引入电子聚集，从而对前一个场限环横向耗尽做截止，可在保证耐压要求的同时有效缩短环与环之间的间距，从而减少IGBT终端面积。
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公开(公告)号：CN112652536B
公开(公告)日：2023-09-12
申请号：CN202011397875.1
申请日：2020-12-03
Applicant: 南瑞联研半导体有限责任公司
IPC: H01L21/331 , H01L29/739 , H01L29/06
Abstract: 本发明属于功率半导体器件设计技术领域，具体涉及一种低导通压降平面栅IGBT的制备方法，该方法依次制备了N型增强层、P型体区、N+区、介质层、发射极、P型集电区和集电极，制备出P型体区的底部和侧面为N型增强层的N‑P‑N结构，且P型体区底部和侧面的N型增强层不相连。本发明制备的低导通压降平面栅IGBT具有击穿电压高，反向传输电容低和导通压降较低的优点。
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Patent Agency Ranking
公开(公告)号：CN115241275A
公开(公告)日：2022-10-25
申请号：CN202210866289.X
申请日：2022-07-22
Applicant: 南瑞联研半导体有限责任公司
Abstract: 本发明公开了一种漏电低的功率器件保护环结构及其制备方法，N型保护环和P型保护环固定设置在N型漂移区正面，N型保护环位于P型保护环左侧，N型保护环和P型保护环之间有间距；将N型衬底作为N型漂移区；在N型漂移区正面进行光刻，形成N型保护环；向N型保护环中注入N型保护环杂质；在N型漂移区正面进行光刻，形成P型保护环；向P型保护环中注入P型杂质并在设定的温度范围内推进。本发明采用P型场限环和N型场限环相结合的结构，P型保护环上面的场板采用多晶硅和金属相结合的台阶形场板结构。
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公开(公告)号：CN115020477A
公开(公告)日：2022-09-06
申请号：CN202210870462.3
申请日：2022-07-22
Applicant: 南瑞联研半导体有限责任公司
IPC: H01L29/06 , H01L21/329 , H01L29/868
Abstract: 本发明公开了一种快恢复二极管结构及其制备方法，阳极区（2）和电阻区（3）均固定设置在N型漂移区（1）正面，阳极区（2）位于电阻区（3）左侧，多个电阻区（3）间隔分布，在N型漂移区（1）正面进行光刻形成阳极区（2）和电阻区（3），向阳极区（2）和电阻区（3）注入P型杂质进行杂质掺杂。采用本发明方法制备快恢复二极管结构，电阻区采用间隔开的多个注入条设计，与阳极区一起注入和推进，实现低电阻的同时减少了工艺步骤和时间，解决了现有技术工艺步骤多和工艺时间长的问题。
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公开(公告)号：CN112652536A
公开(公告)日：2021-04-13
申请号：CN202011397875.1
申请日：2020-12-03
Applicant: 南瑞联研半导体有限责任公司
IPC: H01L21/331 , H01L29/739 , H01L29/06
Abstract: 本发明属于功率半导体器件设计技术领域，具体涉及一种低导通压降平面栅IGBT的制备方法，该方法依次制备了N型增强层、P型体区、N+区、介质层、发射极、P型集电区和集电极，制备出P型体区的底部和侧面为N型增强层的N‑P‑N结构，且P型体区底部和侧面的N型增强层不相连。本发明制备的低导通压降平面栅IGBT具有击穿电压高，反向传输电容低和导通压降较低的优点。
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公开(公告)号：CN116387142A
公开(公告)日：2023-07-04
申请号：CN202310209451.5
申请日：2023-03-07
Applicant: 南瑞联研半导体有限责任公司
IPC: H01L21/265
Abstract: 本发明公开了半导体功率器件领域的一种PN结制备方法、半导体器件的制作方法，旨在解决现有工艺制成的PN结漏电流偏大的技术问题。其包括在N型衬底表面生长牺牲氧化层；向含牺牲氧化层面的N型衬底注入P型杂质，并在氮气气氛中推进P型杂质形成PN结；腐蚀去掉N型衬底表面的牺牲氧化层，并在PN结的上表面生长氧化层；本发明方法制成的PN结可解决现有工艺制成PN结漏电流一致性差的问题。
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公开(公告)号：CN111916496B
公开(公告)日：2022-02-11
申请号：CN202010557347.1
申请日：2020-06-18
Applicant: 南瑞联研半导体有限责任公司
IPC: H01L29/739 , H01L29/06 , H01L23/48
Abstract: 本发明公开了一种IGBT栅极总线结构，包括衬底，沿衬底上表面一端从外到内依次设置的场氧化层和栅极多晶硅，场氧化层和栅极多晶硅之间留有空隙；还包括介质层，介质层覆盖于衬底的整个上表面以及场氧化层和栅极多晶硅的上表面，栅极多晶硅上表面的介质层内开设有栅极接触孔；使得栅极多晶硅的上表面避免出现台阶和不平整，当在栅极多晶硅上表面的介质层内刻蚀栅极接触孔时，不再受栅极多晶硅上表面不平整的影响，能够刻蚀出完整的栅极接触孔。
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