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公开(公告)号：CN113222133B
公开(公告)日：2023-04-18
申请号：CN202110563720.9
申请日：2021-05-24
申请人： 南京航空航天大学
IPC分类号： G06N3/063 , G06N3/082 , G06N3/0495 , G06N3/0442 , G06N3/048 , G06F15/78 , G06F17/16
摘要： 本发明公开了一种基于FPGA的压缩LSTM加速器及加速方法，FPGA加速器内部包括多个计算单元、存储单元和控制单元；利用非零检测模块检测隐藏节点稀疏权重矩阵的非零权重元素值及对应的列索引值；利用权重解码模块根据列索引值找到对应的激励值；并将多个非零权重元素值及多个激励值送至矩阵向量乘法模块进行运算得到四个门的结果向量；Element_wise运算模块根据四个门的结果向量计算当前时刻的细胞状态值和输出值。在一个计算周期内仅仅将每个门的非零权重元素值和对应的激励值进行乘运算，从而保证在一个计算周期内每个矩阵向量乘法模块不会闲置，同时缩短了单个计算周期时间，从而提高了加速器的计算性能及吞吐量，同时节约了FPGA的片内缓存。
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公开(公告)号：CN116739054A
公开(公告)日：2023-09-12
申请号：CN202310730296.1
申请日：2023-06-19
申请人： 南京航空航天大学
IPC分类号： G06N3/0464 , G06N5/04
摘要： 本发明公开了一种基于FPGA的A3C深度强化学习算法加速器，涉及人工智能的深度强化学习技术领域，包括上位机和FPGA加速器，上位机用于提供交互环境；FPGA加速器用于完成智能体推理与训练的计算加速，包括：存储模块；正向计算模块，用于完成神经网络的正向推理计算；反向计算模块，用于完成神经网络的反向传播计算；反向输入计算模块，用于完成反向输入图的计算；梯度计算模块，用于计算每一层参数的梯度；RMSProp参数更新模块，用于完成A3C算法中的RMSProp参数更新过程。本发明的加速器相对于通用处理器具有高能效的特点。
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公开(公告)号：CN113222133A
公开(公告)日：2021-08-06
申请号：CN202110563720.9
申请日：2021-05-24
申请人： 南京航空航天大学
摘要： 本发明公开了一种基于FPGA的压缩LSTM加速器及加速方法，FPGA加速器内部包括多个计算单元、存储单元和控制单元；利用非零检测模块检测隐藏节点稀疏权重矩阵的非零权重元素值及对应的列索引值；利用权重解码模块根据列索引值找到对应的激励值；并将多个非零权重元素值及多个激励值送至矩阵向量乘法模块进行运算得到四个门的结果向量；Element_wise运算模块根据四个门的结果向量计算当前时刻的细胞状态值和输出值。在一个计算周期内仅仅将每个门的非零权重元素值和对应的激励值进行乘运算，从而保证在一个计算周期内每个矩阵向量乘法模块不会闲置，同时缩短了单个计算周期时间，从而提高了加速器的计算性能及吞吐量，同时节约了FPGA的片内缓存。
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公开(公告)号：CN113191494A
公开(公告)日：2021-07-30
申请号：CN202110563708.8
申请日：2021-05-24
申请人： 南京航空航天大学
摘要： 本发明公开了一种基于FPGA的高效LSTM加速器，FPGA加速器内部包括多个计算单元、存储单元和控制单元；计算单元包括矩阵向量乘法模块及Element_wise运算模块，矩阵向量乘法模块由4*N个DSP及4个加法器构成，N个DSP用于权重数据与输入数据的并行乘累加运算，并将N个乘累加结果相加得到单个门对应的结果向量，同时四个门的乘累加运算并行执行；Element_wise运算模块，用于计算当前时刻的细胞状态值和输出数据；多个计算单元采用并行运算及复用策略；存储单元用于缓存LSTM网络计算所需的权重数据、输入数据、输出值、以及细胞状态值；控制单元用于控制LSTM网络计算的状态转换和数据流传输过程，本发明FPGA加速器相对于通用处理器具有高性能、低功耗及大吞吐量的特点。
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公开(公告)号：CN113191494B
公开(公告)日：2022-10-04
申请号：CN202110563708.8
申请日：2021-05-24
申请人： 南京航空航天大学
摘要： 本发明公开了一种基于FPGA的高效LSTM加速器，FPGA加速器内部包括多个计算单元、存储单元和控制单元；计算单元包括矩阵向量乘法模块及Element_wise运算模块，矩阵向量乘法模块由4*N个DSP及4个加法器构成，N个DSP用于权重数据与输入数据的并行乘累加运算，并将N个乘累加结果相加得到单个门对应的结果向量，同时四个门的乘累加运算并行执行；Element_wise运算模块，用于计算当前时刻的细胞状态值和输出数据；多个计算单元采用并行运算及复用策略；存储单元用于缓存LSTM网络计算所需的权重数据、输入数据、输出值、以及细胞状态值；控制单元用于控制LSTM网络计算的状态转换和数据流传输过程，本发明FPGA加速器相对于通用处理器具有高性能、低功耗及大吞吐量的特点。
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公开(公告)号：CN116739054B
公开(公告)日：2024-10-01
申请号：CN202310730296.1
申请日：2023-06-19
申请人： 南京航空航天大学
IPC分类号： G06N3/0464 , G06N5/04
摘要： 本发明公开了一种基于FPGA的A3C深度强化学习算法加速器，涉及人工智能的深度强化学习技术领域，包括上位机和FPGA加速器，上位机用于提供交互环境；FPGA加速器用于完成智能体推理与训练的计算加速，包括：存储模块；正向计算模块，用于完成神经网络的正向推理计算；反向计算模块，用于完成神经网络的反向传播计算；反向输入计算模块，用于完成反向输入图的计算；梯度计算模块，用于计算每一层参数的梯度；RMSProp参数更新模块，用于完成A3C算法中的RMSProp参数更新过程。本发明的加速器相对于通用处理器具有高能效的特点。
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公开(公告)号：CN115018062A
公开(公告)日：2022-09-06
申请号：CN202210601586.1
申请日：2022-05-30
申请人： 南京航空航天大学
摘要： 本发明公开了一种基于FPGA的卷积神经网络加速器，包括：控制单元，用于控制卷积神经网络全局计算的状态转换和数据流传输过程；缓存单元，用于存储计算所需的权重数据、输入数据、输出数据、每一层卷积和全连接的计算结果；计算单元，用于卷积神经网络的并行计算；所述计算单元包括卷积计算单元和全连接计算单元；所述卷积计算单元包括N个并行计算的CPE；所述全连接计算单元包括softmax和M个并行计算的FCPE，softmax用于将最后一层全连接层的分类结果进行概率输出。本发明采用多个CPE和FCPE并行计算和复用的策略来提升加速器的吞吐率，采用多级分块缓存设计来减少计算过程中大量的数据搬移，降低加速器的功耗开销，以达到提高加速器能效的目的。
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