公开(公告)号：CN111445019B

公开(公告)日：2023-04-18

申请号：CN202010361012.2

申请日：2020-04-30

Applicant: 南京大学

Inventor： 岳涛 ,  石睿 ,  邱禹欧 ,  王蔓蓁 ,  王宇宣 ,  潘红兵 ,  闫锋

IPC: G06N3/063 ,  G06N3/0464

Abstract: 本发明公开了一种分组卷积中通道混洗操作的实现装置及方法。该实现装置包括顶层控制单元、Reg数组和通道混洗模块，顶层控制单元用于将分组卷积结果存入Reg数组，并且控制通道混洗模块的数据处理过程；Reg数组用于存储分组卷积得到的各通道数据并向通道混洗模块输出数据；通道混洗模块用于对Reg数组传来的数据按混洗规则进行通道混洗处理并输出数据。在顶层控制单元的控制下完成对分组卷积结果的混洗操作，可以加快数据处理的速度、提高FPGA片上资源的利用率、降低系统的瞬时负载，本发明装置结构简单、可靠、方便实现。

公开(公告)号：CN111445019A

公开(公告)日：2020-07-24

申请号：CN202010361012.2

申请日：2020-04-30

Applicant: 南京大学

Inventor： 岳涛 ,  石睿 ,  邱禹欧 ,  王蔓蓁 ,  王宇宣 ,  潘红兵 ,  闫锋

IPC: G06N3/063 ,  G06N3/04

Abstract: 本发明公开了一种分组卷积中通道混洗操作的实现装置及方法。该实现装置包括顶层控制单元、Reg数组和通道混洗模块，顶层控制单元用于将分组卷积结果存入Reg数组，并且控制通道混洗模块的数据处理过程；Reg数组用于存储分组卷积得到的各通道数据并向通道混洗模块输出数据；通道混洗模块用于对Reg数组传来的数据按混洗规则进行通道混洗处理并输出数据。在顶层控制单元的控制下完成对分组卷积结果的混洗操作，可以加快数据处理的速度、提高FPGA片上资源的利用率、降低系统的瞬时负载，本发明装置结构简单、可靠、方便实现。