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公开(公告)号：CN110110851B
公开(公告)日：2023-03-24
申请号：CN201910359395.7
申请日：2019-04-30
Applicant: 南京大学
IPC: G06N3/063 , G06N3/0442 , G06N3/048 , G06N3/0495 , G06N3/082
Abstract: 本发明提供了一种LSTM神经网络的FPGA加速器及其加速方法。加速器包括数据分发单元、运算单元、控制单元和存储单元；运算单元包括稀疏矩阵向量乘模块、非线性激活函数模块和按元素乘加计算模块；控制单元发出控制信号给数据分发单元，数据分发单元从存储单元中读取输入激励值和神经网络权重参数，并输入到运算单元进行运算。本发明按非零权重值的个数均匀地分配给每个运算单元，这样不会造成运算资源的闲置，从而提高整个网络的运算性能。同时，采用稀疏网络的形式存储剪枝后的神经网络，每一列的权重值存储在同一个地址空间，并根据行索引对其进行编码，在保证精度的情况下，提高了运算性能和数据吞吐率。
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Patent Agency Ranking
公开(公告)号：CN108665063B
公开(公告)日：2022-03-18
申请号：CN201810480881.X
申请日：2018-05-18
Applicant: 南京大学
IPC: G06N3/063
Abstract: 本发明提供了一种用于BNN硬件加速器的双向数据级并行处理卷积加速系统包括：存储单元，用于存储输入的激励数据、卷积核参数以及该层卷积运算结束后的结果；运算控制器，控制各个卷积层之间数据的传递、激励的输入与读取卷积核参数的读取、参数运算以及计算结果的存储；卷积运算模块，根据所述控制器指令，读取缓冲单元里的数据和参数，完成卷积操作；数据搬运模块，根据运算控制器的配置信息，将所有参数与激励数据从片外DDR搬运至片上存储器。通过增加运算资源和数据存储资源的开销，大大提高了运算吞吐率。
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公开(公告)号：CN110110851A
公开(公告)日：2019-08-09
申请号：CN201910359395.7
申请日：2019-04-30
Applicant: 南京大学
Abstract: 本发明提供了一种LSTM神经网络的FPGA加速器及其加速方法。加速器包括数据分发单元、运算单元、控制单元和存储单元；运算单元包括稀疏矩阵向量乘模块、非线性激活函数模块和按元素乘加计算模块；控制单元发出控制信号给数据分发单元，数据分发单元从存储单元中读取输入激励值和神经网络权重参数，并输入到运算单元进行运算。本发明按非零权重值的个数均匀地分配给每个运算单元，这样不会造成运算资源的闲置，从而提高整个网络的运算性能。同时，采用稀疏网络的形式存储剪枝后的神经网络，每一列的权重值存储在同一个地址空间，并根据行索引对其进行编码，在保证精度的情况下，提高了运算性能和数据吞吐率。
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公开(公告)号：CN110058841B
公开(公告)日：2023-03-28
申请号：CN201910321975.7
申请日：2019-04-22
Applicant: 南京大学
IPC: G06F7/544
Abstract: 本发明提供了一种面向具有对称性的非线性函数的通用计算装置和方法。计算装置包括取绝对值单元、地址索引单元、查找表单元、乘加单元、取符号位单元、减法器和选择器。其中，地址索引单元包括比较器、控制器、地址寄存器和分段端点存储器。本发明提供的面向具有对称性的非线性函数计算装置，可以计算任意具有轴对称或中心对称的非线性函数值，具有一定的通用性。同时本发明根据目标分段线性函数与原始非线性函数的最大绝对误差对原始非线性函数进行分段处理，可实现近似计算结果的精度可控。
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公开(公告)号：CN110058841A
公开(公告)日：2019-07-26
申请号：CN201910321975.7
申请日：2019-04-22
Applicant: 南京大学
IPC: G06F7/544
Abstract: 本发明提供了一种面向具有对称性的非线性函数的通用计算装置和方法。计算装置包括取绝对值单元、地址索引单元、查找表单元、乘加单元、取符号位单元、减法器和选择器。其中，地址索引单元包括比较器、控制器、地址寄存器和分段端点存储器。本发明提供的面向具有对称性的非线性函数计算装置，可以计算任意具有轴对称或中心对称的非线性函数值，具有一定的通用性。同时本发明根据目标分段线性函数与原始非线性函数的最大绝对误差对原始非线性函数进行分段处理，可实现近似计算结果的精度可控。
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公开(公告)号：CN108665063A
公开(公告)日：2018-10-16
申请号：CN201810480881.X
申请日：2018-05-18
Applicant: 南京大学
IPC: G06N3/063
Abstract: 本发明提供了一种用于BNN硬件加速器的双向数据级并行处理卷积加速系统包括：存储单元，用于存储输入的激励数据、卷积核参数以及该层卷积运算结束后的结果；运算控制器，控制各个卷积层之间数据的传递、激励的输入与读取卷积核参数的读取、参数运算以及计算结果的存储；卷积运算模块，根据所述控制器指令，读取缓冲单元里的数据和参数，完成卷积操作；数据搬运模块，根据运算控制器的配置信息，将所有参数与激励数据从片外DDR搬运至片上存储器。通过增加运算资源和数据存储资源的开销，大大提高了运算吞吐率。
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