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公开(公告)号：CN112992907B
公开(公告)日：2023-11-07
申请号：CN201911281241.7
申请日：2019-12-13
Applicant: 华邦电子股份有限公司
Abstract: 本发明提供一种半导体装置及其制造方法。所述半导体装置包括基底、多个浮动栅极、隧穿介电层、多个控制栅极以及ONO层。浮动栅极位于基底上，隧穿介电层位于基底与每个浮动栅极之间。控制栅极位于浮动栅极上，而ONO层位于每个控制栅极的两侧壁以及每个控制栅极与每个浮动栅极之间。
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公开(公告)号：CN111261695B
公开(公告)日：2023-07-14
申请号：CN201811450645.X
申请日：2018-11-30
Applicant: 华邦电子股份有限公司
Abstract: 本发明提供一种半导体结构及其形成方法，包括基板、栅极结构、以及第一间隔物。上述栅极结构包括浮动栅极结构、栅极间介电层、及控制栅极结构。上述浮动栅极结构设置在基板上。上述栅极间介电层设置在浮动栅极结构上。上述控制栅极结构设置在栅极间介电层上，且包括电极层、接触层及盖层。电极层设置在栅极间介电层上。接触层设置在电极层上。盖层设置在接触层上。上述第一间隔物设置在上述控制栅极结构的侧壁上，并覆盖电极层、接触层、及盖层，且第一间隔物的底面介于电极层的底面及顶面间。本发明可避免制造半导体结构时所发生的扩散现象，防止发生字线漏电的问题，减轻在沉积牺牲多晶硅时所产生的孔洞或缝隙，从而增加工艺良率。
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公开(公告)号：CN110349908B
公开(公告)日：2022-11-04
申请号：CN201810303653.5
申请日：2018-04-03
Applicant: 华邦电子股份有限公司
IPC: H01L21/768 , H01L21/8234
Abstract: 本发明提供一种自对准接触结构及其形成方法。该自对准接触结构的形成方法包括：提供基板，其上形成有栅极结构；形成间隔物衬层于栅极结构及基板上；形成牺牲层于栅极结构之间及之上；形成介电插塞穿过栅极结构上方的牺牲层；移除牺牲层以形成栅极结构之间的接触开口；顺应性地形成抗刻蚀层覆盖接触开口的侧壁及底部；以及形成接触插塞于接触开口之中。本发明避免了栅极结构与自对准接触结构之间的漏电流。
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公开(公告)号：CN114078872A
公开(公告)日：2022-02-22
申请号：CN202010797928.2
申请日：2020-08-10
Applicant: 华邦电子股份有限公司
IPC: H01L27/11526 , H01L27/11531 , H01L27/11568 , H01L27/11573
Abstract: 本发明提供一种半导体结构及其制造方法与闪存。所述半导体结构包括衬底、多个第一隔离结构、栅极结构以及氧化物层。第一隔离结构在衬底的周边区中将衬底界定出第一有源区。氧化物层设置于第一有源区中的衬底上，且被第一隔离结构覆盖。氧化物层与第一隔离结构界定出暴露衬底的开口。栅极结构设置于第一有源区中的衬底上，且包括设置于开口中的衬底上的栅介电层以及设置于栅介电层上的栅极。氧化物层位于栅介电层的周围。栅极的底表面的宽度小于第一有源区的顶表面的宽度。
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公开(公告)号：CN111261695A
公开(公告)日：2020-06-09
申请号：CN201811450645.X
申请日：2018-11-30
Applicant: 华邦电子股份有限公司
IPC: H01L29/06 , H01L27/11521
Abstract: 本发明提供一种半导体结构及其形成方法，包括基板、栅极结构、以及第一间隔物。上述栅极结构包括浮动栅极结构、栅极间介电层、及控制栅极结构。上述浮动栅极结构设置在基板上。上述栅极间介电层设置在浮动栅极结构上。上述控制栅极结构设置在栅极间介电层上，且包括电极层、接触层及盖层。电极层设置在栅极间介电层上。接触层设置在电极层上。盖层设置在接触层上。上述第一间隔物设置在上述控制栅极结构的侧壁上，并覆盖电极层、接触层、及盖层，且第一间隔物的底面介于电极层的底面及顶面间。本发明可避免制造半导体结构时所发生的扩散现象，防止发生字线漏电的问题，减轻在沉积牺牲多晶硅时所产生的孔洞或缝隙，从而增加工艺良率。
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Patent Agency Ranking
公开(公告)号：CN110828465A
公开(公告)日：2020-02-21
申请号：CN201810908682.4
申请日：2018-08-10
Applicant: 华邦电子股份有限公司
IPC: H01L27/11521 , H01L27/11548
Abstract: 本发明提供一种非易失性存储器装置及其制造方法，该方法包括以下步骤：形成多个隔离结构于基板中；形成第一多晶硅层于基板上且位于两个相邻的隔离结构之间；进行第一注入工艺，以将第一掺质注入于第一多晶硅层及隔离结构中；部分地移除隔离结构，以使隔离结构的每一者的剩余部分具有实质平坦的顶表面；在部分地移除隔离结构之后进行退火工艺，以使第一掺质均匀扩散于第一多晶硅层中；形成介电层于第一多晶硅层上，以及形成第二多晶硅层于介电层上。通过本发明能够改善非易失性存储器装置的电性效能、良率及可靠度。
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公开(公告)号：CN106328212B
公开(公告)日：2019-09-24
申请号：CN201510375258.4
申请日：2015-07-01
Applicant: 华邦电子股份有限公司
IPC: G11C29/56
Abstract: 本发明提供一种快闪存储器晶片测试方法以及中测台。所述方法包括：对一快闪存储器晶片上的多个快闪存储器芯片施行控制信号线耐受度模拟，是对该等快闪存储器芯片的字线、或位线、或字线与位线两者进行耐受度模拟；以N次回圈反复程序化以及抹除该多个快闪存储器芯片；以及在施行上述控制信号线耐受度模拟之后、以及N次回圈反复程序化以及抹除该等快闪存储器芯片之前，更对该等快闪存储器芯片作回烤修复。通过本发明，可以加速不良芯片的筛除。
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公开(公告)号：CN105989895B
公开(公告)日：2019-03-15
申请号：CN201510054514.X
申请日：2015-02-03
Applicant: 华邦电子股份有限公司
Abstract: 本发明提供了一种快闪存储器晶圆测试方法以及机台。所述方法包括：提供一强编程化电位；提供一一般擦除电位；以及，以该强编程化电位以及该一般擦除电位反复编程化以及擦除一快闪存储器晶圆上的多个快闪存储器晶粒达N次。N值根据所述快闪存储器晶粒的一耐受度预估值而设定，使以该强编程化电位以及该一般擦除电位反复编程化以及擦除所述快闪存储器晶粒N次的过程中略去验证操作。本发明能够加速不良晶粒的筛除，使测试流程简洁快速。
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公开(公告)号：CN101770989B
公开(公告)日：2012-02-15
申请号：CN200810190533.5
申请日：2008-12-30
Applicant: 华邦电子股份有限公司
IPC: H01L21/8247
Abstract: 本发明提供一种半导体结构的形成方法，所述方法包括提供具有存储阵列区与周边区的衬底，且存储阵列区包括至少一栅极堆迭，依序形成第一氧化层与氮化层于栅极堆迭上，于周边区中形成低压阱及高压阱，以第一温度对衬底进行第一热处理以于低压阱及高压阱上形成栅极氧化层，且第一热处理大抵不使氮化层的上表面氧化，于栅极氧化层中导入扩散阻挡材料，以及以高于第一温度的第二温度对衬底进行第二热处理以于氮化层及栅极氧化层上形成第二氧化层。
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公开(公告)号：CN112331618B
公开(公告)日：2023-11-07
申请号：CN201910716001.9
申请日：2019-08-05
Applicant: 华邦电子股份有限公司
IPC: H01L23/00
Abstract: 本发明提供一种半导体组件及其制造方法，所述制造方法包括以下步骤。在衬底上形成彼此分离的第一密封环与第二密封环。在所述衬底上形成保护层，覆盖所述第一密封环与所述第二密封环，其中所述第一密封环与所述第二密封环之间的所述保护层具有凹面。移除位于所述凹面处的所述保护层以及所述第一密封环上的部分所述保护层，于所述第一密封环的侧壁形成间隙壁，并在所述保护层中形成开口，所述开口的宽度大于所述第一密封环的宽度，且所述开口裸露出所述第一密封环的顶面以及所述间隙壁。
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