公开(公告)号：CN102130053B

公开(公告)日：2014-08-13

申请号：CN201010571942.7

申请日：2010-12-03

Applicant: 华东光电集成器件研究所

Inventor： 潘廷龙 ,  陈计学 ,  倪国志

IPC: H01L21/8232 ,  H01L21/761 ,  H01L21/337

Abstract: 本发明涉及一种N沟道JFET集成放大器的制造方法，其制造方法包括在Si片上制作单一的具有P+隔离区的步骤，以及在该P+隔离区内制作栅、源、漏极的步骤，其特征在于：在Si片上制作出两个以上独立的P+隔离区，在每个P+隔离区外围再制作一个N+隔离区，然后在每个P+隔离区内制作栅、源、漏极。本发明采用了集成化的N沟道JFET设计，在制造方法上通过制造出的N+隔离区、P+隔离区的双隔技术，具有如下优点：(1)采用了双隔离技术，彻底消除了电路漏电的可能，消除了各个独立工作单元之间的相互串扰。(2)实现了N沟JFET放大器的集成化。(3)缩小了集成电路所占有的空间，更大程度上保证了电路的温度性能，减小了噪声，其作为输入极的集成运放具有更高的速度和更宽的带宽以及更高的输入阻抗，提高了极限频率，保证了较小的功耗，加强了抗辐照的能力。

公开(公告)号：CN102130053A

公开(公告)日：2011-07-20

申请号：CN201010571942.7

申请日：2010-12-03

Applicant: 华东光电集成器件研究所

Inventor： 潘廷龙 ,  陈计学 ,  倪国志

IPC: H01L21/8232 ,  H01L21/761 ,  H01L21/337

Abstract: 本发明涉及一种N沟道JFET集成放大器的制造方法，其制造方法包括在Si片上制作单一的具有P+隔离区的步骤，以及在该P+隔离区内制作栅、源、漏极的步骤，其特征在于：在Si片上制作出两个以上独立的P+隔离区，在每个P+隔离区外围再制作一个N+隔离区，然后在每个P+隔离区内制作栅、源、漏极。本发明采用了集成化的N沟道JFET设计，在制造方法上通过制造出的N+隔离区、P+隔离区的双隔技术，具有如下优点：(1)采用了双隔离技术，彻底消除了电路漏电的可能，消除了各个独立工作单元之间的相互串扰。(2)实现了N沟JFET放大器的集成化。(3)缩小了集成电路所占有的空间，更大程度上保证了电路的温度性能，减小了噪声，其作为输入极的集成运放具有更高的速度和更宽的带宽以及更高的输入阻抗，提高了极限频率，保证了较小的功耗，加强了抗辐照的能力。