公开(公告)号：CN119556105A

公开(公告)日：2025-03-04

申请号：CN202411769388.1

申请日：2024-12-04

Applicant: 北京时代民芯科技有限公司 ,  北京微电子技术研究所

Inventor： 王婷 ,  宋子雄 ,  高鹏 ,  李鑫 ,  张若寒 ,  张召 ,  王威 ,  李天江 ,  王铁凝 ,  刘然 ,  董亚宁 ,  刘莹 ,  郑诗琼 ,  吴天泽 ,  丁一乔

IPC: G01R31/28

Abstract: 本发明属于集成电路测试技术领域，具体涉及了一种针对FPGA的高分辨率路径延时测试系统及方法，旨在解决现有的测试方法难以高效且高分辨率地检测这些延时故障的问题。本发明包括：时钟输入模块生成工作与时钟参考，分别送至时钟延迟模块和输出采集模块。时钟延迟模块接收工作时钟，初始抽头设为0，生成延时时钟给测试向量生成模块，该模块据此产生测试激励信号驱动待测模块。输出信号返回输出采集模块，通过对比参考时钟评估电路功能。序列检测模块监控时钟延迟模块的抽头数，未达阈值则循环增加抽头数并重复测试流程；若达标，则终止测试。本发明降低了测试成本、增强了产品可靠性和质量保证，具备广泛的适用性和灵活性。

公开(公告)号：CN120029833A

公开(公告)日：2025-05-23

申请号：CN202411939902.1

申请日：2024-12-26

Applicant: 北京时代民芯科技有限公司 ,  北京微电子技术研究所

Inventor： 张召 ,  王勇 ,  林鹏荣 ,  李鑫 ,  王婷 ,  刘然 ,  张若寒 ,  宋子雄

IPC: G06F11/22

Abstract: 本发明公开了一种针对JESD204B接口ADC的ATE测试方法，本发明方法包括：时钟树设计、测试数据传输与采集方案设计、测试板与ATE交互方案设计、ATE对获取的数据进行处理。本发明采用板载时钟与外接时钟相结合的时钟树设计方案，具有高度灵活性；通过测试板上FPGA接收ADC采样数据，然后再传送给ATE，实现测试数据的高效采集；同时通过ATE发送控制信号和时钟信号进行FPGA传输数据的控制，实现对不同ADC核心采样数据的区分，并为FPGA与ATE数据传输提供参考时钟；最后通过ATE对数据进行处理分析。通过本发明方法，可以高效完成对JESD204B接口ADC测试数据的采集，进而完成对ADC的动、静态参数测试，提高测试效率，降低测试时间，满足ATE测试需求。

公开(公告)号：CN119936613A

公开(公告)日：2025-05-06

申请号：CN202411939915.9

申请日：2024-12-26

Applicant: 北京时代民芯科技有限公司 ,  北京微电子技术研究所

Inventor： 张召 ,  王勇 ,  林鹏荣 ,  李鑫 ,  李明远 ,  张若寒 ,  董亚宁 ,  王铁凝

IPC: G01R31/28

Abstract: 一种针对CoW模组的ATE测试方法，包括：对CoW模组晶圆进行切割；将切割后的单个CoW模组与WLCSP测试插座进行连接，并将WLCSP测试插座连接在测试板上，将布置好CoW模组与WLCSP测试插座的测试板与ATE连接；针对单个CoW模组的测试需求设计ATE测试程序，进行相应的CoW模组测试。本发明采用CoW模组切割后通过WLCSP测试插座进行ATE测试，有效解决了因CoW模组翘曲过大而导致的采用探针台难以中测的问题，从而实现对CoW模组的晶圆级测试，可有助于提高封装成品良率，满足宇航应用场景下对高可靠的需求。

公开(公告)号：CN120045391A

公开(公告)日：2025-05-27

申请号：CN202411873203.1

申请日：2024-12-18

Applicant: 北京时代民芯科技有限公司 ,  北京微电子技术研究所

Inventor： 王婷 ,  李鑫 ,  张召 ,  张若寒 ,  宋子雄 ,  李天江 ,  王威 ,  刘然

IPC: G06F11/22 ,  G06F11/26

Abstract: 本发明公开了一种针对千万门级FPGA的系统级量产测试系统及方法，本发明方法包括：电源树设计、主控FPGA设计、主控FPGA与被测器件交互方案设计、通讯模块设计以及存储模块设计等。本发明通过上位机与测试系统建立通讯，测试系统由主控FPGA通过DDR接收上位机的测试向量，将DDR中的数据下载到被测器件中，再使用主控发送测试激励给被测器件，通过被测器件的回复判断被测器件的质量。通过本发明方法，可以高效完成对对千万门级FPGA内部IOB、CLB、DSP、BRAM等资源测试，完成对FPGA测试覆盖率的进一步保证，提高测试效率，降低测试时间，满足量产测试需求。