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公开(公告)号：CN112327256A
公开(公告)日：2021-02-05
申请号：CN202010951541.8
申请日：2020-09-11
Applicant: 北京无线电测量研究所
IPC: G01S7/282
Abstract: 本发明公开了一种参差脉冲波形产生的方法及系统，所述方法包括：S1：信号源和时钟分发芯片用于时钟分发，为FPGA芯片和DAC芯片提供基础时钟；S2：上位机通过单模光纤发布控制信息至所述FPGA芯片；S3：所述FPGA芯片接收所述控制信息，根据所述控制信息中包含的时序信息和波形信息输出基带波形信号；S4：所述DAC芯片接收所述基带波形信号，将其转换为模拟信号；所述FPGA芯片包括GTX接口模块、控制字解析模块、时序同步信号产生模块、波形参数管理模块、波形产生模块、DAC接口模块和时钟分配和监测模块。
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公开(公告)号：CN110032262B
公开(公告)日：2020-09-18
申请号：CN201910308325.9
申请日：2019-04-17
Applicant: 北京无线电测量研究所
Abstract: 本发明公开一种基于JESD204B接口高速数字收发系统上电配置方法，该方法包括连接高速数字收发系统并上电，对ADC芯片、DAC芯片、LMK04828_AD时钟芯片及LMK04828_DA时钟芯片进行硬件复位；对LMK04828_AD时钟芯片及LMK04828_DA时钟芯片进行第一次寄存器配置，发送SYNC同步信号以及对LMK04828_AD时钟芯片及LMK04828_DA时钟芯片进行第二次寄存器配置；及对FPGA可编程逻辑器的JESD204B接口模块进行复位，对ADC芯片、DAC芯片寄存器进行参数配置，及启动同步监测程序。本发明规范了高速数字收发系统上电配置流程，避免出现时钟撞沿、系统上电不同步或者链路不稳定的情况，同时加入同步监测程序，避免了由于JESD204B接口链路建立失败导致系统崩溃，从而使得系统具有很高的稳定性、抗干扰性、可靠性和环境适应性。
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公开(公告)号：CN116150074A
公开(公告)日：2023-05-23
申请号：CN202211557547.2
申请日：2022-12-06
Applicant: 北京无线电测量研究所
IPC: G06F13/42
Abstract: 本发明实施例公开一种基于FPGA的低速源同步数据位对齐校正方法，所述方法包括设置第一通道的时钟线延迟阶数和数据线延迟阶数；接收外部输入的串行训练序列，进行串并转换以获得并行数据；获取所述并行数据变化的上升沿并计算之后两次数据边沿变化时的并行数据；调整总延迟阶数以触发第一次数据边沿跳动，记录触发第一次数据边沿跳动时的总延迟阶数d1；调整总延迟阶数以触发第二次数据边沿跳动，记录触发第二次数据边沿跳动时的总延迟阶数d2；计算当前通道的最佳总延迟阶数D1，D1＝(d1+d2)/2；重复上述步骤完成其他三个通道的对齐校正并获取对应的最佳总延迟阶数；根据各通道对应的最佳总延迟阶数调整各通道的时钟线延迟阶数和数据线延迟阶数。
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公开(公告)号：CN113156387B
公开(公告)日：2023-05-09
申请号：CN202110471271.5
申请日：2021-04-29
Applicant: 北京无线电测量研究所
IPC: G01S7/40
Abstract: 本发明的一个实施例公开了一种雷达目标模拟组件和雷达检验方法，所述组件包括：模数转换器、控制器、FPGA、M组DDR4存储器和M个数模转换器；所述模数转换器用于对输入的雷达中频信号进行采样，并对采样的雷达中频信号进行模数转换后输送给所述FPGA；所述控制器用于向FPGA提供参数；所述FPGA用于对接收到的雷达中频信号进行处理生成M个目标回波信号，并将所述M个目标回波信号分别输送给所述M个数模转换器；所述M组DDR4存储器与所述FPGA相连用于存储FPGA对所述雷达中频信号进行处理的过程中产生的雷达有效信号；所述M个数模转换器用于将各自接收到的目标回波信号进行数模转换后发送给雷达。
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Patent Agency Ranking
公开(公告)号：CN111865461A
公开(公告)日：2020-10-30
申请号：CN202010448239.0
申请日：2020-05-25
Applicant: 北京无线电测量研究所
Abstract: 本发明公开一种宽带多通道数字TR电路，包括：时钟电路，用于发送满足接口要求的采样时钟信号、工作时钟信号与参考同步信号；同步解析模块，接收实时时钟信号以及实时同步信号，解析所述实时同步信号；同步状态测量监测模块，用于接收解析后的实时同步信号，发送至时钟电路，并实时监测所输出的参考同步信号与同步解析模块所输出的实时同步信号之间的相位关系，其中，时钟电路响应于解析后的实时同步信号来对采样时钟信号、工作时钟信号与参考同步信号的初始相位进行清零。本发明能够监测同步状态，达到对宽带多通道AD采样模块、宽带多通道DA采样模块以及FPGA可编辑逻辑器之间的严格同步。
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公开(公告)号：CN114296507A
公开(公告)日：2022-04-08
申请号：CN202111392722.2
申请日：2021-11-23
Applicant: 北京无线电测量研究所
IPC: G06F1/02
Abstract: 本发明实施例公开了一种宽带波形产生及通道均衡方法和系统，所述方法包括：控制组件控制所述待均衡宽带波形产生组件产生宽带波形信号并通过MATLAB计算其均衡系数；所述控制组件将所述均衡系数作为初始条件下发至所述待均衡宽带波形产生组件进行均衡补偿；通过所述MATLAB对待均衡宽带波形产生组件或级联后续组件产生的宽带波形信号的脉压指标分析，同时通过所述MATLAB完成均衡系数计算，确认所述脉压指标是否满足预设指标，若满足，则结束均衡补偿，若不满足，则继续进行均衡补偿，直至满足预设指标。
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公开(公告)号：CN113156387A
公开(公告)日：2021-07-23
申请号：CN202110471271.5
申请日：2021-04-29
Applicant: 北京无线电测量研究所
IPC: G01S7/40
Abstract: 本发明的一个实施例公开了一种雷达目标模拟组件和雷达检验方法，所述组件包括：模数转换器、控制器、FPGA、M组DDR4存储器和M个数模转换器；所述模数转换器用于对输入的雷达中频信号进行采样，并对采样的雷达中频信号进行模数转换后输送给所述FPGA；所述控制器用于向FPGA提供参数；所述FPGA用于对接收到的雷达中频信号进行处理生成M个目标回波信号，并将所述M个目标回波信号分别输送给所述M个数模转换器；所述M组DDR4存储器与所述FPGA相连用于存储FPGA对所述雷达中频信号进行处理的过程中产生的雷达有效信号；所述M个数模转换器用于将各自接收到的目标回波信号进行数模转换后发送给雷达。
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公开(公告)号：CN110032262A
公开(公告)日：2019-07-19
申请号：CN201910308325.9
申请日：2019-04-17
Applicant: 北京无线电测量研究所
Abstract: 本发明公开一种基于JESD204B接口高速数字收发系统上电配置方法，该方法包括连接高速数字收发系统并上电，对ADC芯片、DAC芯片、LMK04828_AD时钟芯片及LMK04828_DA时钟芯片进行硬件复位；对LMK04828_AD时钟芯片及LMK04828_DA时钟芯片进行第一次寄存器配置，发送SYNC同步信号以及对LMK04828_AD时钟芯片及LMK04828_DA时钟芯片进行第二次寄存器配置；及对FPGA可编程逻辑器的JESD204B接口模块进行复位，对ADC芯片、DAC芯片寄存器进行参数配置，及启动同步监测程序。本发明规范了高速数字收发系统上电配置流程，避免出现时钟撞沿、系统上电不同步或者链路不稳定的情况，同时加入同步监测程序，避免了由于JESD204B接口链路建立失败导致系统崩溃，从而使得系统具有很高的稳定性、抗干扰性、可靠性和环境适应性。
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公开(公告)号：CN111865461B
公开(公告)日：2022-09-23
申请号：CN202010448239.0
申请日：2020-05-25
Applicant: 北京无线电测量研究所
Abstract: 本发明公开一种宽带多通道数字TR电路，包括：时钟电路，用于发送满足接口要求的采样时钟信号、工作时钟信号与参考同步信号；同步解析模块，接收实时时钟信号以及实时同步信号，解析所述实时同步信号；同步状态测量监测模块，用于接收解析后的实时同步信号，发送至时钟电路，并实时监测所输出的参考同步信号与同步解析模块所输出的实时同步信号之间的相位关系，其中，时钟电路响应于解析后的实时同步信号来对采样时钟信号、工作时钟信号与参考同步信号的初始相位进行清零。本发明能够监测同步状态，达到对宽带多通道AD采样模块、宽带多通道DA采样模块以及FPGA可编辑逻辑器之间的严格同步。
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