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公开(公告)号：CN113541719A
公开(公告)日：2021-10-22
申请号：CN202110666360.5
申请日：2021-06-16
Applicant: 北京无线电测量研究所
Abstract: 本发明的一个实施例公开了一种基于ZYNQ的开放式多通道数字收发组件和方法，包括：ZYNQ系统、多通道ADC和多通道DAC；其中，所述ZYNQ系统包括：PS模块、PL模块和AXI总线模块；PS模块用于接收远程控制信号，并对接收到的远程控制信号进行计算和提取得到控制信息和波形数据，再通过AXI总线模块将所述控制信息以及波形数据发送给所述PL模块；所述PL模块用于接收输入时钟信号，并根据接收的控制信息对来自所述多通道ADC的数据进行数字下变频及预处理，并将经过处理后的数据打包输出；所述PL模块还用于对接收到的波形数据进行调制，并将调制后的波形数据发送给所述多通道DAC，所述AXI总线模块为PS模块和PL模块之间的数据传输通道。
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公开(公告)号：CN111125019A
公开(公告)日：2020-05-08
申请号：CN201911325931.8
申请日：2019-12-20
Applicant: 北京无线电测量研究所
Inventor： 李涛
IPC: G06F16/14 , G06F16/172
Abstract: 本发明提供一种文件检索方法、写入方法、系统、FPGA芯片及装置，使用硬件描述语言搭建运行在FPGA硬件平台的文件存储与管理程序，实现外部存储器的调度、数据文件的存储与检索等功能，通过将文件与文件信息分别存储，这样可以使得文件信息列表在初始化进程中被初始化模块读取，然后从另一分区对文件进行寻址操作，检索出对应的文件，大大减少了文件检索的时间，提高了文件检索的效率。
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公开(公告)号：CN110032262A
公开(公告)日：2019-07-19
申请号：CN201910308325.9
申请日：2019-04-17
Applicant: 北京无线电测量研究所
Abstract: 本发明公开一种基于JESD204B接口高速数字收发系统上电配置方法，该方法包括连接高速数字收发系统并上电，对ADC芯片、DAC芯片、LMK04828_AD时钟芯片及LMK04828_DA时钟芯片进行硬件复位；对LMK04828_AD时钟芯片及LMK04828_DA时钟芯片进行第一次寄存器配置，发送SYNC同步信号以及对LMK04828_AD时钟芯片及LMK04828_DA时钟芯片进行第二次寄存器配置；及对FPGA可编程逻辑器的JESD204B接口模块进行复位，对ADC芯片、DAC芯片寄存器进行参数配置，及启动同步监测程序。本发明规范了高速数字收发系统上电配置流程，避免出现时钟撞沿、系统上电不同步或者链路不稳定的情况，同时加入同步监测程序，避免了由于JESD204B接口链路建立失败导致系统崩溃，从而使得系统具有很高的稳定性、抗干扰性、可靠性和环境适应性。
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公开(公告)号：CN112327256A
公开(公告)日：2021-02-05
申请号：CN202010951541.8
申请日：2020-09-11
Applicant: 北京无线电测量研究所
IPC: G01S7/282
Abstract: 本发明公开了一种参差脉冲波形产生的方法及系统，所述方法包括：S1：信号源和时钟分发芯片用于时钟分发，为FPGA芯片和DAC芯片提供基础时钟；S2：上位机通过单模光纤发布控制信息至所述FPGA芯片；S3：所述FPGA芯片接收所述控制信息，根据所述控制信息中包含的时序信息和波形信息输出基带波形信号；S4：所述DAC芯片接收所述基带波形信号，将其转换为模拟信号；所述FPGA芯片包括GTX接口模块、控制字解析模块、时序同步信号产生模块、波形参数管理模块、波形产生模块、DAC接口模块和时钟分配和监测模块。
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公开(公告)号：CN110032262B
公开(公告)日：2020-09-18
申请号：CN201910308325.9
申请日：2019-04-17
Applicant: 北京无线电测量研究所
Abstract: 本发明公开一种基于JESD204B接口高速数字收发系统上电配置方法，该方法包括连接高速数字收发系统并上电，对ADC芯片、DAC芯片、LMK04828_AD时钟芯片及LMK04828_DA时钟芯片进行硬件复位；对LMK04828_AD时钟芯片及LMK04828_DA时钟芯片进行第一次寄存器配置，发送SYNC同步信号以及对LMK04828_AD时钟芯片及LMK04828_DA时钟芯片进行第二次寄存器配置；及对FPGA可编程逻辑器的JESD204B接口模块进行复位，对ADC芯片、DAC芯片寄存器进行参数配置，及启动同步监测程序。本发明规范了高速数字收发系统上电配置流程，避免出现时钟撞沿、系统上电不同步或者链路不稳定的情况，同时加入同步监测程序，避免了由于JESD204B接口链路建立失败导致系统崩溃，从而使得系统具有很高的稳定性、抗干扰性、可靠性和环境适应性。
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Patent Agency Ranking
公开(公告)号：CN109358861A
公开(公告)日：2019-02-19
申请号：CN201811168011.5
申请日：2018-10-08
Applicant: 北京无线电测量研究所
Inventor： 李涛
Abstract: 本发明公开了一种FPGA程序远程加载方法及系统，方法包括：将控制命令与用户镜像文件发送至处理器；处理器提取用户镜像文件并写入内存储器；将控制命令及内存储器中用户镜像文件传输至FPGA芯片；根据控制命令，将用户镜像文件写入FLASH芯片存储区域；处理器对写入内存储器的用户镜像文件进行校验，FPGA芯片对写入FLASH芯片的用户镜像文件进行校验；用户镜像文件依次通过FPGA芯片和处理器后被读出后进行数据校验。本发明公开的系统包括上位机模块、处理器模块及FPGA模块。相比于现有技术，本发明提供的技术方案，使用中间通用处理器对用户镜像文件进行了中继传输，实现了FPGA程序的远程加载，缓解了现有技术中程序加载的工作效率低下和雷达近场工作的安全隐患。
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公开(公告)号：CN109100695B
公开(公告)日：2021-02-12
申请号：CN201811242916.2
申请日：2018-10-24
Applicant: 北京无线电测量研究所
IPC: G01S7/40
Abstract: 本发明公开了一种宽带数字阵列雷达的数字延时补偿系统，包括时延参数解析模块，用于在接收状态时，接收第一控制信息，根据所述第一控制信息计算接收通道的接收延时参数，并在发射状态时，接收第二控制信息，根据所述第二控制信息计算发射通道的发射延时参数；信号处理模块，用于将输入的接收信号处理得到接收基带信号；第一数字分数延时滤波器，用于根据所述接收延时参数对所述接收基带信号进行延时；波形产生模块，用于形成发射信号；第二数字分数延时滤波器，用于根据所述发射延时参数对所述发射信号进行延时，本发明还公开了宽带数字阵列雷达的数字延时补偿方法，本发明可采用数字延时补偿，具有数字化、无额外硬件资源和延时精度高的特点。
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公开(公告)号：CN109100695A
公开(公告)日：2018-12-28
申请号：CN201811242916.2
申请日：2018-10-24
Applicant: 北京无线电测量研究所
IPC: G01S7/40
Abstract: 本发明公开了一种宽带数字阵列雷达的数字延时补偿系统，包括时延参数解析模块，用于在接收状态时，接收第一控制信息，根据所述第一控制信息计算接收通道的接收延时参数，并在发射状态时，接收第二控制信息，根据所述第二控制信息计算发射通道的发射延时参数；信号处理模块，用于将输入的接收信号处理得到接收基带信号；第一数字分数延时滤波器，用于根据所述接收延时参数对所述接收基带信号进行延时；波形产生模块，用于形成发射信号；第二数字分数延时滤波器，用于根据所述发射延时参数对所述发射信号进行延时，本发明还公开了宽带数字阵列雷达的数字延时补偿方法，本发明可采用数字延时补偿，具有数字化、无额外硬件资源和延时精度高的特点。
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公开(公告)号：CN111865461A
公开(公告)日：2020-10-30
申请号：CN202010448239.0
申请日：2020-05-25
Applicant: 北京无线电测量研究所
Abstract: 本发明公开一种宽带多通道数字TR电路，包括：时钟电路，用于发送满足接口要求的采样时钟信号、工作时钟信号与参考同步信号；同步解析模块，接收实时时钟信号以及实时同步信号，解析所述实时同步信号；同步状态测量监测模块，用于接收解析后的实时同步信号，发送至时钟电路，并实时监测所输出的参考同步信号与同步解析模块所输出的实时同步信号之间的相位关系，其中，时钟电路响应于解析后的实时同步信号来对采样时钟信号、工作时钟信号与参考同步信号的初始相位进行清零。本发明能够监测同步状态，达到对宽带多通道AD采样模块、宽带多通道DA采样模块以及FPGA可编辑逻辑器之间的严格同步。
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公开(公告)号：CN111865461B
公开(公告)日：2022-09-23
申请号：CN202010448239.0
申请日：2020-05-25
Applicant: 北京无线电测量研究所
Abstract: 本发明公开一种宽带多通道数字TR电路，包括：时钟电路，用于发送满足接口要求的采样时钟信号、工作时钟信号与参考同步信号；同步解析模块，接收实时时钟信号以及实时同步信号，解析所述实时同步信号；同步状态测量监测模块，用于接收解析后的实时同步信号，发送至时钟电路，并实时监测所输出的参考同步信号与同步解析模块所输出的实时同步信号之间的相位关系，其中，时钟电路响应于解析后的实时同步信号来对采样时钟信号、工作时钟信号与参考同步信号的初始相位进行清零。本发明能够监测同步状态，达到对宽带多通道AD采样模块、宽带多通道DA采样模块以及FPGA可编辑逻辑器之间的严格同步。
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