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公开(公告)号：CN116150074A
公开(公告)日：2023-05-23
申请号：CN202211557547.2
申请日：2022-12-06
Applicant: 北京无线电测量研究所
IPC: G06F13/42
Abstract: 本发明实施例公开一种基于FPGA的低速源同步数据位对齐校正方法，所述方法包括设置第一通道的时钟线延迟阶数和数据线延迟阶数；接收外部输入的串行训练序列，进行串并转换以获得并行数据；获取所述并行数据变化的上升沿并计算之后两次数据边沿变化时的并行数据；调整总延迟阶数以触发第一次数据边沿跳动，记录触发第一次数据边沿跳动时的总延迟阶数d1；调整总延迟阶数以触发第二次数据边沿跳动，记录触发第二次数据边沿跳动时的总延迟阶数d2；计算当前通道的最佳总延迟阶数D1，D1＝(d1+d2)/2；重复上述步骤完成其他三个通道的对齐校正并获取对应的最佳总延迟阶数；根据各通道对应的最佳总延迟阶数调整各通道的时钟线延迟阶数和数据线延迟阶数。
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