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公开(公告)号：CN118642907A
公开(公告)日：2024-09-13
申请号：CN202411116825.X
申请日：2024-08-14
申请人： 北京开源芯片研究院
IPC分类号： G06F11/263 , G06F11/22 , G06F9/30
摘要： 本发明实施例提供一种异常指令生成方法、装置、电子设备及可读介质，涉及计算机技术领域。该方法中，在指令流生成环节中，基于预设的指令流配置文件中的目标配置项，确定当前的待生成指令存在的异常指令形式，作为目标异常形式，以及，获取为待生成指令设置的异常概率；目标配置项是为待生成指令设置的配置项，异常指令形式为不符合预设指令架构规定的指令约束条件的指令形式。在异常概率表征将待生成指令作为异常指令生成的情况下，基于目标异常形式以及目标配置项，生成符合目标异常形式的待生成指令。这样，可以降低人工成本，提高实现效率，进而提高验证操作的整体效率。
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公开(公告)号：CN118626153A
公开(公告)日：2024-09-10
申请号：CN202411116740.1
申请日：2024-08-14
申请人： 北京开源芯片研究院
摘要： 本发明实施例提供了一种指令处理方法、装置、电子设备及可读存储介质。该方法包括：在验证指令流中存在跳转指令的情况下，获取所述验证指令流中的跳转地址不满足预设要求的跳转指令，作为待处理指令；对所述待处理指令所包含的跳转地址操作数进行调整，使得调整后的待处理指令的跳转地址满足所述预设要求，得到目标验证指令流。这样，通过从验证指令流中获取跳转地址不满足预设要求的跳转指令，可以得到可能触发跳转异常的待处理指令，进而通过对待处理指令的操作数进行跳转，使得跳转后的待处理指令的跳转地址满足预设要求，可以解决跳转指令跳转异常的问题，通过目标验证指令流可以大大提高验证测试效果。
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公开(公告)号：CN118170435B
公开(公告)日：2024-07-26
申请号：CN202410599666.7
申请日：2024-05-15
申请人： 北京开源芯片研究院
摘要： 本申请提供了一种指令信息的处理方法、装置、电子设备及计算机可读存储介质，包括：获取指令的指令名称和指令详细信息；获取预先设立的结构体类型；结构体类型中包括与指令名称对应的第一变量以及与指令详细信息对应的第二变量；根据结构体类型，声明获得包括数组元素的关联数组，关联数组中的数组元素与指令一一对应；数组元素包括第一变量和第二变量的对应关系；将指令的指令名称和指令详细信息，分别赋值给关联数组中对应数组元素的第一变量和第二变量。本申请实现了灵活的指令信息记录方式，适用范围较宽，解决了相关技术中指令信息记录形式固定的问题。
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公开(公告)号：CN118170435A
公开(公告)日：2024-06-11
申请号：CN202410599666.7
申请日：2024-05-15
申请人： 北京开源芯片研究院
摘要： 本申请提供了一种指令信息的处理方法、装置、电子设备及计算机可读存储介质，包括：获取指令的指令名称和指令详细信息；获取预先设立的结构体类型；结构体类型中包括与指令名称对应的第一变量以及与指令详细信息对应的第二变量；根据结构体类型，声明获得包括数组元素的关联数组，关联数组中的数组元素与指令一一对应；数组元素包括第一变量和第二变量的对应关系；将指令的指令名称和指令详细信息，分别赋值给关联数组中对应数组元素的第一变量和第二变量。本申请实现了灵活的指令信息记录方式，适用范围较宽，解决了相关技术中指令信息记录形式固定的问题。
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公开(公告)号：CN118069548A
公开(公告)日：2024-05-24
申请号：CN202410501731.8
申请日：2024-04-24
申请人： 北京开源芯片研究院
IPC分类号： G06F12/0862
摘要： 本发明实施例提供一种预取方法、装置、电子设备及可读存储介质，该方法包括：根据历史访存信息确定第一签名；将第一签名作为第一索引，查找模式匹配表中第一索引对应的索引项中跳转增量符合第一预设条件的预测节点；从所述预测节点的跳转增量中确定出符合第二预设条件的第一跳转增量；根据第一索引和第一跳转增量计算第二签名；以第二签名为新的第一索引进行下一轮查找，直至满足查找终止条件时停止对预测节点的查找；根据基地址和每一轮查找出的预测节点的跳转增量，生成预取地址集。本发明实施例可以基于单次输入的历史访存信息，连续生成多个预取地址，提高了预取覆盖率，有利于提升处理器的缓存命中率。
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公开(公告)号：CN116955044A
公开(公告)日：2023-10-27
申请号：CN202311174747.4
申请日：2023-09-12
申请人： 北京开源芯片研究院
IPC分类号： G06F11/22
摘要： 本申请提供了一种处理器的缓存工作机制的测试方法、装置、设备及介质，涉及处理器测试技术领域，包括：获取处理器的缓存工作机制信息；根据缓存工作机制信息，对预设的初始测试程序进行配置，获得用于测试处理器的缓存的工作机制的测试程序；测试程序具有多个缓存测试模式；通过测试程序，针对每个缓存测试模式，生成与处理器的至少部分线程一一对应的线程地址，线程地址满足缓存测试模式；通过测试程序，按照每个缓存测试模式对应的线程地址，测试缓存的工作机制，获得测试结果，以实现对处理器缓存的工作机制测试，且适应线程使用缓存的多种场景，降低了线程使用缓存场景的仿真时间，解决了在先技术中仿真时间长的问题。
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公开(公告)号：CN118642907B
公开(公告)日：2024-10-15
申请号：CN202411116825.X
申请日：2024-08-14
申请人： 北京开源芯片研究院
IPC分类号： G06F11/263 , G06F11/22 , G06F9/30
摘要： 本发明实施例提供一种异常指令生成方法、装置、电子设备及可读介质，涉及计算机技术领域。该方法中，在指令流生成环节中，基于预设的指令流配置文件中的目标配置项，确定当前的待生成指令存在的异常指令形式，作为目标异常形式，以及，获取为待生成指令设置的异常概率；目标配置项是为待生成指令设置的配置项，异常指令形式为不符合预设指令架构规定的指令约束条件的指令形式。在异常概率表征将待生成指令作为异常指令生成的情况下，基于目标异常形式以及目标配置项，生成符合目标异常形式的待生成指令。这样，可以降低人工成本，提高实现效率，进而提高验证操作的整体效率。
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