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公开(公告)号：CN119791684A
公开(公告)日：2025-04-11
申请号：CN202411799829.2
申请日：2024-12-09
Applicant: 北京大学 , 北京大学长沙计算与数字经济研究院
Abstract: 本发明涉及脑电数据处理技术领域，公开了一种立体定向脑电图的电极触点标定方法及装置，本发明能够清晰且准确分辨出离散的电极触点坐标，即使在植入电极存在严重弯曲或变形等不规则情形下，仍然能够准确定位电极触点区域的中心坐标，并且对于成像较为模糊难以区分相邻触点的情况，仍旧具备准确的分辨能力。另外，本发明还能够自动分割不同电极，自主确定每根电极的空间轴向和靶点方位并计算电极触点的标记路径，无需人工手动标记电极的位置与方向，操作过程便捷。因此，本发明具备了完整、准确、全面、高效地完成过去需要由人工大量介入、手动或半自动完成的电极标定工作的能力，更加体现了本发明的全自动、高精度以及强柔性的特点。
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公开(公告)号：CN110309908B
公开(公告)日：2021-03-23
申请号：CN201910500408.8
申请日：2019-06-11
Applicant: 北京大学
IPC: G06N3/04 , G06N3/063 , H03K19/0948
Abstract: 本发明提出了一种基于铁电晶体管的FeFET‑CMOS混合脉冲神经元，属于神经形态计算中脉冲神经元技术领域。该电路包括电容、重置管、放大器、铁电晶体管FeFET；通过增强铁电晶体管FeFET的铁电材料的极化退化特性形成铁电晶体管L‑FeFET，其中，电容用于模拟生物神经元的细胞膜电容；重置管为电容上积累的电荷提供重置通路；放大器起到放大输入端电压变化的作用；铁电晶体L‑FeFET为电容上的电荷提供了一个额外的泄放通路。本发明与基于传统MOSFET的实现方式相比，拓展了神经元的仿生SFA功能，有利于脉冲神经网络的硬件大规模集成以及更高级仿生功能的实现。
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公开(公告)号：CN111785770A
公开(公告)日：2020-10-16
申请号：CN201910265718.6
申请日：2019-04-03
Applicant: 北京大学
IPC: H01L29/06 , H01L21/331 , H01L29/739
Abstract: 一种常规隧穿场效应晶体管的衬底漏电隔离结构及工艺方法，属于微纳电子学技术领域，包括P型衬底，在P衬底上有有源区，有源区外为浅槽隔离；其特征是，有源区被NWELL包围；相邻两个NWELL之间是PWELL。相邻两个NWELL之间的PWELL，其宽度等于或稍小于两个Nwell之间的距离。本发明引进PWELL注入后，较小宽度的PWELL与NWELL实现的反向PN结就已经具有较好的漏电隔离效果。因此，用本发明的结构，不仅可以有效隔离衬底的漏电，还能够缩小集成时TFET器件之间的距离，带来电路面积上的优化。
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公开(公告)号：CN111291877A
公开(公告)日：2020-06-16
申请号：CN202010118636.1
申请日：2020-02-26
Applicant: 北京大学
IPC: G06N3/063
Abstract: 本发明提出了一种基于铁电晶体管FeFET的侧抑制神经元电路,该电路包括电容、重置管、正反馈管、两级串联的反相器、铁电晶体管；其中，电容用于模拟生物神经元的细胞膜电容，积累由输入的突触后电流带来的电荷；重置管是一个N型MOSFET器件，为电容上积累的电荷提供重置通路；正反馈管是一个P型MOSFET器件，在第一级反相器的输入接近其逻辑阈值电平时为电容补充电荷；两级串联的反相器由两组互补CMOS构成，起到放大输入端电压变化的作用，脉冲生成于其输出端；铁电晶体管是一个N型FeFET器件，用于模拟生物神经元的侧抑制功能。本发明可以显著降低硬件开销；同时高度模拟了生物神经元的基本特性和高级功能。
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Patent Agency Ranking
公开(公告)号：CN107248530B
公开(公告)日：2019-09-13
申请号：CN201710452796.8
申请日：2017-06-15
Applicant: 北京大学
IPC: H01L29/66 , H01L21/331
Abstract: 本发明公开了一种二维材料/半导体异质结垂直隧穿场效应晶体管及制备方法，通过能带设计使得关态时该器件形成交错式能带结构，即二维材料和半导体材料之间不存在隧穿窗口，能获得极低的关态电流。施加栅压能够调控二维材料/半导体异质结处的能带对准方式，使得器件在开态时形成错层式能带结构，有效隧穿势垒高度为负值，同时，载流子从源区隧穿到沟道区，能够实现直接隧穿，可以获得大的开态电流。该器件采用高掺杂的三维半导体材料作为源区材料，其与金属源电极等势，同时由于二维材料的厚度超薄，栅压可调控二维材料以及二维材料/半导体异质结界面处的能带，所以可获得理想的栅控能力。本发明制备工艺简单，与传统的半导体工艺兼容性大。
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公开(公告)号：CN107248530A
公开(公告)日：2017-10-13
申请号：CN201710452796.8
申请日：2017-06-15
Applicant: 北京大学
IPC: H01L29/66 , H01L21/331
Abstract: 本发明公开了一种二维材料/半导体异质结垂直隧穿场效应晶体管及制备方法，通过能带设计使得关态时该器件形成交错式能带结构，即二维材料和半导体材料之间不存在隧穿窗口，能获得极低的关态电流。施加栅压能够调控二维材料/半导体异质结处的能带对准方式，使得器件在开态时形成错层式能带结构，有效隧穿势垒高度为负值，同时，载流子从源区隧穿到沟道区，能够实现直接隧穿，可以获得大的开态电流。该器件采用高掺杂的三维半导体材料作为源区材料，其与金属源电极等势，同时由于二维材料的厚度超薄，栅压可调控二维材料以及二维材料/半导体异质结界面处的能带，所以可获得理想的栅控能力。本发明制备工艺简单，与传统的半导体工艺兼容性大。
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公开(公告)号：CN102891679B
公开(公告)日：2015-05-20
申请号：CN201210381386.6
申请日：2012-10-10
Applicant: 北京大学
IPC: H03K19/20
Abstract: 本发明实施例公开了或逻辑电路和芯片，该电路包括：阻变忆阻器阵列和比较器；阻变忆阻器阵列中同一列阻变忆阻器的正相输入端相连接，以使同一列阻变忆阻器的正相输入端作为或逻辑电路的信号输入端或辅助信号输入端，辅助信号输入端工作时连接到高电平；阻变忆阻器阵列中同一行阻变忆阻器的反相输入端与一个比较器的输入端相连接，以使比较器的输出端作为或逻辑电路的信号输出端；比较器的输入端接收到的电压大于阈值电压时，比较器的输出端输出高电平，比较器的输入端接收到的电压小于阈值电压时，比较器的输出端输出低电平。本发明实施例中，在节省或逻辑电路所占面积的同时，实现了或逻辑电路可编程的性能。
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公开(公告)号：CN102882514B
公开(公告)日：2015-05-13
申请号：CN201210380759.8
申请日：2012-10-09
Applicant: 北京大学
IPC: H03K19/20
Abstract: 本发明实施例公开了与逻辑电路和芯片，该电路包括：阻变忆阻器阵列和比较器；阻变忆阻器阵列中同一列阻变忆阻器的正相输入端相连接，以使同一列阻变忆阻器的正相输入端作为与逻辑电路的信号输入端或辅助信号输入端，辅助信号输入端工作时连接到低电平；阻变忆阻器阵列中同一行阻变忆阻器的反相输入端与一个比较器的输入端相连接，以使比较器的输出端作为与逻辑电路的信号输出端；比较器的输入端接收到的电压大于阈值电压时，比较器的输出端输出高电平，比较器的输入端接收到的电压小于阈值电压时，比较器的输出端输出低电平。本发明实施例中，在节省与逻辑电路所占面积的同时，实现了与逻辑电路可编程的性能。
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公开(公告)号：CN102882513B
公开(公告)日：2015-04-15
申请号：CN201210380756.4
申请日：2012-10-09
Applicant: 北京大学
IPC: H03K19/20
Abstract: 本发明实施例公开了全加器电路和芯片，该电路包括：第一异或电路、第二异或电路和进位电路；其中，第一异或电路的输入端作为全加器电路的信号输入端；第二异或电路的一组输入端与第一异或电路的输出端相连接，第二异或电路的另一组输入端作为全加器电路的进位输入端，第二异或电路的输出端作为全加器电路的信号输出端；进位电路的输入端作为全加器电路的信号输入端，进位电路的输出端与全加器电路的进位输入端相连接；第一异或电路、第二异或电路和进位电路中的至少一个包括阻变忆阻器阵列。本发明实施例中，在节省全加器电路所占面积的同时，实现了全加器电路可编程的性能。
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