公开(公告)号：CN114064367A

公开(公告)日：2022-02-18

申请号：CN202111267455.6

申请日：2021-10-29

Applicant: 北京中电华大电子设计有限责任公司

Inventor： 杨帆 ,  王哲 ,  董攀

IPC: G06F11/22

Abstract: 一种多种接口时序兼容性验证方法，设计并开发FPGA芯片电路，包括5个模块，分别是接口解析模块、存储模块、主控电路单元模块、时钟处理模块、协议处理模块。配置上位机与FPGA芯片电路的通讯接口，使用上位机软件下发测试时序向量存储指令、时钟配置指令、接口协议选择指令、测试指令、测试结果读取指令。通过接口解析模块解析上位机指令，通过主控电路单元模块协调控制FPGA电路各模块，实现验证时序向量存储功能、选择高频时钟并对时钟信号进行处理功能、选择接口协议并对目标接口时序进行协议特性配置功能、时序测试功能、测试结果读取功能。通过灵活的指令配置，从而满足对从设备接口时序验证的要求，直观准确的测试出从设备的时序兼容性性能。

公开(公告)号：CN118313326A

公开(公告)日：2024-07-09

申请号：CN202410518725.3

申请日：2024-04-28

Applicant: 北京中电华大电子设计有限责任公司

Inventor： 张丽丽 ,  王西国 ,  张楠 ,  杨帆

IPC: G06F30/3312

Abstract: 本申请提供了一种具有单总线接口的逻辑芯片验证系统、方法及电子设备，该验证系统包括：界面层，用于根据用户确定的验证需求输出验证参数，以及对接收的验证结果进行显示；验证脚本层，用于对界面层传输的验证参数进行解析后输出验证数据，以及对接收的执行结果数据进行判断后生成验证结果并输出至界面层；单总线主机层，用于根据验证脚本层传输的验证数据构建单总线接口时序，并向选定的逻辑芯片发送命令代码和命令数据，并将逻辑芯片返回的执行结果数据传输至验证脚本层。该验证系统采用了分层的结构设计，在能够实现对单总线接口的各种边界时序的通信稳定性和逻辑芯片的所有命令功能的充分全面验证的情况下，数据传输流程清晰，易于维护。