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公开(公告)号：CN112652578B
公开(公告)日：2023-11-10
申请号：CN201910961943.3
申请日：2019-10-11
IPC分类号： H01L21/8234 , H01L27/088 , H01L29/08
摘要： 一种半导体结构的形成方法、晶体管，形成方法包括：提供基底，包括第一器件区和第二器件区，基底上形成横跨第一器件区和第二器件区的栅极结构；在第一器件区的栅极结构侧壁形成第一侧墙，在形成第一侧墙的过程中形成覆盖第二器件区的第一侧墙材料层，形成所述第一源漏掺杂层的步骤包括形成第一种子层；第一器件区的栅极结构和第一侧墙两侧的基底中形成第一源漏掺杂层；之后，去除至少部分厚度的第一侧墙材料层和至少部分厚度的第一侧墙；之后，在第二器件区的栅极结构和第二侧墙两侧的基底中形成第二源漏掺杂层，形成第二源漏掺杂层的步骤包括形成第二种子层。所述方法提高了半导体结构的性能。
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公开(公告)号：CN112768360B
公开(公告)日：2024-08-20
申请号：CN201911076585.4
申请日：2019-11-06
IPC分类号： H01L21/336 , H01L29/78 , H01L21/3213
摘要： 一种半导体结构及其形成方法，方法包括：提供衬底，所述衬底上具有鳍部结构；在所述衬底上形成横跨所述鳍部结构的伪栅极层，所述伪栅极层包括主体部和延伸部，所述主体部横跨所述鳍部结构的部分侧壁表面和部分顶部表面，所述延伸部的顶部低于所述鳍部结构的顶部表面，且所述延伸部位于所述鳍部结构的部分侧壁与主体部侧壁构成的拐角处；采用第一清洗工艺去除所述延伸部。所述方法形成的半导体结构性能得到了提升。
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公开(公告)号：CN112670179A
公开(公告)日：2021-04-16
申请号：CN201910977725.9
申请日：2019-10-15
IPC分类号： H01L21/336 , H01L29/78 , H01L29/06
摘要： 一种半导体结构及其形成方法，形成方法包括：提供基底，基底包括衬底和位于衬底上的鳍部，与鳍部的延伸方向相垂直的方向为横向；在衬底上形成覆盖部分鳍部侧壁的隔离材料层，隔离材料层露出的鳍部为顶鳍部；在顶鳍部的侧壁上形成保护层；去除部分厚度的隔离材料层，形成隔离层，隔离层覆盖的鳍部为底鳍部；沿横向对保护层和隔离层露出的鳍部侧壁进行减薄处理，形成颈鳍部；形成栅极结构，栅极结构覆盖顶鳍部和颈鳍部的部分顶壁和部分侧壁。本发明实施例，减薄处理得到的颈鳍部的横向尺寸较小，栅极结构底部覆盖的颈鳍部，从而栅极结构底部对颈鳍部具有较强的控制能力，有利于提高半导体结构的电学性能。
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公开(公告)号：CN112652578A
公开(公告)日：2021-04-13
申请号：CN201910961943.3
申请日：2019-10-11
IPC分类号： H01L21/8234 , H01L27/088 , H01L29/08
摘要： 一种半导体结构的形成方法、晶体管，形成方法包括：提供基底，包括第一器件区和第二器件区，基底上形成横跨第一器件区和第二器件区的栅极结构；在第一器件区的栅极结构侧壁形成第一侧墙，在形成第一侧墙的过程中形成覆盖第二器件区的第一侧墙材料层，形成所述第一源漏掺杂层的步骤包括形成第一种子层；第一器件区的栅极结构和第一侧墙两侧的基底中形成第一源漏掺杂层；之后，去除至少部分厚度的第一侧墙材料层和至少部分厚度的第一侧墙；之后，在第二器件区的栅极结构和第二侧墙两侧的基底中形成第二源漏掺杂层，形成第二源漏掺杂层的步骤包括形成第二种子层。所述方法提高了半导体结构的性能。
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公开(公告)号：CN109872748B
公开(公告)日：2020-12-08
申请号：CN201711271069.8
申请日：2017-12-05
IPC分类号： G11C11/418 , G11C8/08
摘要： 本发明实施例公开了一种SRAM的辅助电路，包括：存储单元阵列、字线以及时钟信号线，所述字线连接至所述存储单元阵列，适于响应于所述时钟信号线的时钟信号产生字线信号，以选中所述存储单元阵列中的存储单元，所述辅助电路包括：字线电压降低单元，适于降低所述字线信号的电压值；以及字线电压抬升单元，与所述字线电压降低单元耦接，适于响应于所述字线信号，减少所述字线电压降低单元对所述字线信号的电压值的降低量。所述SRAM的辅助电路读写速度较快。
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公开(公告)号：CN108694985A
公开(公告)日：2018-10-23
申请号：CN201710221450.7
申请日：2017-04-06
摘要： 本发明提供了用于检测存储器故障的测试方法及测试电路，所述测试方法包括：从低地址到高地址或从高低址到低地址依次对每个地址进行写0操作；对存储器从低地址到高地址依次对每个地址进行写0、读0、读0、写1和读1操作；对所述存储器从低地址到高地址依次对每个地址进行读1、写0、写0和读0操作；对所述存储器从高地址到低地址依次对每个地址进行读0、写1、写1和读1操作；对所述存储器从高地址到低地址依次对每个地址进行写1、读1、读1、写0和读0操作；以及对所述存储器从低地址到高地址或从高低址到低地址依次对每个地址进行读0操作。本发明的测试方法能够快速测试存储器的干扰故障和固定开路故障以及常规故障，且测试时间短。
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公开(公告)号：CN106971761A
公开(公告)日：2017-07-21
申请号：CN201610021194.2
申请日：2016-01-13
IPC分类号： G11C29/56
摘要： 本发明提供一种用于测试SRAM周期时间的电路及方法，包括连接SRAM的地址循环移位寄存器、数据循环移位寄存器以及控制循环移位寄存器，可利用各个循环移位寄存器中预先配置的初始值和后续输入的时钟脉冲信号，来直接产生下一个测试用的地址信号、数据信号以及控制信号，无需通过复杂的算法和逻辑计算，电路结构简单，测试速度快，能够大大缩短半导体集成电路的整体测试时间；同时循环移位寄存器的设置避免了现有技术中由于SRAM外围的BIST电路先失效而导致测试失误的问题。
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公开(公告)号：CN113363207B
公开(公告)日：2024-11-19
申请号：CN202010153286.2
申请日：2020-03-06
IPC分类号： H01L21/8234 , H01L21/8238
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公开(公告)号：CN113363207A
公开(公告)日：2021-09-07
申请号：CN202010153286.2
申请日：2020-03-06
IPC分类号： H01L21/8234 , H01L21/8238
摘要： 一种半导体结构的形成方法包括，形成方法包括：提供基底，基底包括第一区；在述第一区上形成第一栅极结构、以及位于第一栅极结构顶部表面和侧壁表面的初始第一侧墙结构，初始第一侧墙结构包括：初始第一侧墙和初始第二侧墙，且初始第一侧墙的材料和初始第二侧墙的材料不同；在基底上形成覆盖初始第一侧墙结构侧壁表面的介质层，介质层顶部表面低于初始第一侧墙结构顶部表面；采用第一刻蚀工艺，去除高于介质层顶部表面的初始第二侧墙，暴露出初始第一侧墙的顶部表面和侧壁表面，使初始第二侧墙形成第二侧墙；采用第二刻蚀工艺，去除高于介质层顶部表面的初始第一侧墙，使初始第一侧墙形成第一侧墙。所述方法有利于提高形成的半导体结构的性能。
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