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公开(公告)号：CN101520672A
公开(公告)日：2009-09-02
申请号：CN200910030397.8
申请日：2009-03-20
Applicant: 东南大学
Abstract: 本发明公开了一种用于SATA的全数字扩频时钟发生器，属于扩频时钟领域。其结构包括相数转换器、数字环路滤波器、数控振荡器、多模分频器、Δ－∑调制器和地址产生电路，相数转换器包括鉴频/鉴相器和时数转换器，多模分频器包括S计数器、P计数器和4/5预分频器。本发明用于串行ATA发送器的1.5GHz全数字低抖动扩频时钟发生器是基于分频器调制方式进行设计，采用Δ－∑调制器改变全数字锁相环的反馈分频系数，达到对输出时钟的扩频调制，从而获得5000ppm的扩频时钟。本发明易于实现，面积小，与数字基带易于集成，对电源电压波动不敏感。
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公开(公告)号：CN101399540A
公开(公告)日：2009-04-01
申请号：CN200810155835.9
申请日：2008-10-10
Applicant: 东南大学
IPC: H03K23/66
Abstract: 一种50％占空比的高速宽范围多模可编程分频器，包括由相互级联的基本分频单元和用于拓展分频比范围的一系列或门所组成的主分频级，还包括由一DFF触发器单元构成的2分频级，主分频级中第一级基本分频单元为2/3/4分频单元，其余为2/3分频单元，主分频级中第二级基本分频单元的模式控制信号输出端输入DFF触发器单元的触发信号端，DFF触发器单元的Q端输出分频器的最后输出fout。本发明电路结构简单，功耗低，输出信号具有低抖动特性，效果好，控制输出信号占空比至50％，偶数分频时，输出占空比为50％；奇数分频时，最差情况下输出占空比为44.4％，随着分频比的增大，输出占空比越接近50％。
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公开(公告)号：CN101520672B
公开(公告)日：2011-02-09
申请号：CN200910030397.8
申请日：2009-03-20
Applicant: 东南大学
Abstract: 本发明公开了一种用于SATA的全数字扩频时钟发生器，属于扩频时钟领域。其结构包括相数转换器、数字环路滤波器、数控振荡器、多模分频器、Δ-∑调制器和地址产生电路，相数转换器包括鉴频/鉴相器和时数转换器，多模分频器包括S计数器、P计数器和4/5预分频器。本发明用于串行ATA发送器的1.5GHz全数字低抖动扩频时钟发生器是基于分频器调制方式进行设计，采用Δ-∑调制器改变全数字锁相环的反馈分频系数，达到对输出时钟的扩频调制，从而获得5000ppm的扩频时钟。本发明易于实现，面积小，与数字基带易于集成，对电源电压波动不敏感。
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公开(公告)号：CN101399540B
公开(公告)日：2010-06-23
申请号：CN200810155835.9
申请日：2008-10-10
Applicant: 东南大学
IPC: H03K23/66
Abstract: 一种50％占空比的高速宽范围多模可编程分频器，包括由相互级联的基本分频单元和用于拓展分频比范围的一系列或门所组成的主分频级，还包括由一DFF触发器单元构成的2分频级，主分频级中第一级基本分频单元为2/3/4分频单元，其余为2/3分频单元，主分频级中第二级基本分频单元的模式控制信号输出端输入DFF触发器单元的触发信号端，DFF触发器单元的Q端输出分频器的最后输出fout。本发明电路结构简单，功耗低，输出信号具有低抖动特性，效果好，控制输出信号占空比至50％，偶数分频时，输出占空比为50％；奇数分频时，最差情况下输出占空比为44.4％，随着分频比的增大，输出占空比越接近50％。
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