公开(公告)号：CN113241110B

公开(公告)日：2024-10-25

申请号：CN202110509484.2

申请日：2021-05-10

Applicant: 上海航天测控通信研究所

Inventor： 濮建福 ,  潘乐乐 ,  李金 ,  杨津浦 ,  林闽佳

IPC: G11C29/42 ,  G11C16/10

Abstract: 本发明提供了一种多通道NAND FLASH差错控制方法，包括：对输入数据按通道数N进行分组后进行交织；将N通道的数据按通道进行异或生成校验数据；将校验数据和N组通道数据形成N+1组通道数据分别进行并行加扰；将N+1组数据分别进行BCH并行编码，数据按FLASH的页长进行分块，编码后存储在存储阵列中，存储阵列由N+1颗FLASH存储芯片组成，与N+1组数据一一对应；读取存储阵列中N+1组数，分别进行并行BCH译码，并给出译码“是否成功”状态；将N+1组数据分别进行并行解扰；根据译码“是否成功”状态，对N+1组数据进行容错控制；将完成差错控制的数据进行解交织恢复。本发明从抑制、纠错、替换三个维度采取设计措施降低了NAND FLASH的误码率。

公开(公告)号：CN113241110A

公开(公告)日：2021-08-10

申请号：CN202110509484.2

申请日：2021-05-10

Applicant: 上海航天测控通信研究所

Inventor： 濮建福 ,  潘乐乐 ,  李金 ,  杨津浦 ,  林闽佳

IPC: G11C29/42 ,  G11C16/10

Abstract: 本发明提供了一种基于BCH及类RAID技术的多通道NAND FLASH差错控制方法，包括：对输入数据按通道数N进行分组后进行交织；将N通道的数据按通道进行异或生成校验数据；将校验数据和N组通道数据形成N+1组通道数据分别进行并行加扰；将N+1组数据分别进行BCH并行编码，数据按FLASH的页长进行分块，编码后存储在存储阵列中，存储阵列由N+1颗FLASH存储芯片组成，与N+1组数据一一对应；读取存储阵列中N+1组数，分别进行并行BCH译码，并给出译码“是否成功”状态；将N+1组数据分别进行并行解扰；根据译码“是否成功”状态，对N+1组数据进行容错控制；将完成差错控制的数据进行解交织恢复。本发明从抑制、纠错、替换三个维度采取设计措施降低了NAND FLASH的误码率。