公开(公告)号：CN108846160B

公开(公告)日：2023-03-10

申请号：CN201810413218.8

申请日：2018-05-03

申请人： 上海华虹宏力半导体制造有限公司

发明人： 蒋建伟

IPC分类号： G06F30/30

摘要： 本发明公开了一种标准单元库电路设计方法，包括步骤：步骤一、选择一个已有工艺对应的标准单元库作为模板；步骤二、对模板中的所有单元进行分级；步骤三、根据分级结果修改模板中所有单元的晶体管的名字；步骤四、给出整个新工艺的标准单元库的所有晶体管所需的参数赋值列表；步骤五、根据参数赋值列表和驱动数对各级的晶体管进行参数赋值，形成新工艺对应的标准单元库。本发明能实现标准单元库电路的自动化设计，能提高工作效率以及降低错误率。

公开(公告)号：CN109887535B

公开(公告)日：2020-11-24

申请号：CN201910014734.8

申请日：2019-01-08

申请人： 上海华虹宏力半导体制造有限公司

发明人： 蒋建伟

IPC分类号： G11C11/412 ,  G11C11/419

摘要： 本发明公开了一种SRAM的存储单元结构，主体结构由两个NMOS管和六个PMOS管组成，2个传输管都为PMOS管；第一NMOS管和第二PMOS管的漏极、第五PMOS管和第二NMOS管的栅极都连接Q节点；第二NMOS管和第三PMOS管的漏极、第六PMOS管和第一NMOS管的栅极都连接QN节点；第一PMOS管的漏极、第五PMOS管的源极、第三和第四PMOS管的栅极都连接第三节点；第四PMOS管的漏极、第六PMOS管的源极、第一和第二PMOS管的栅极都连接第四节点；第一至四PMOS管的源极都连接到电源电压；第一和第二NMOS管的源极、第五和第六PMOS管的漏极都接地。本发明能提高电路抗软错误能力和读静态噪声容限和降低漏电功耗。

公开(公告)号：CN110047535A

公开(公告)日：2019-07-23

申请号：CN201910211428.3

申请日：2019-03-20

申请人： 上海华虹宏力半导体制造有限公司

发明人： 蒋建伟

IPC分类号： G11C11/413 ,  G11C29/56

摘要： 本发明公开了一种SRAM存储单元，包含PMOS管P1～P2及NMOS管N1～N8，N7、N8作为传输管；P1的源极接电源，漏极与N1的漏极连接，N1的源极接地；P2的源极接电源，漏极与N2的漏极连接，N2的源极接地；N3与N4串联，N3的漏极接电源，N4的源极接地；N5与N6串联，N5的漏极接电源，N6的源极接地；N7的栅极接字线WL，源极接位线BL，漏极接N3的源极；N8的栅极接字线WL，源极接位线BLB，漏极接N5的源极；N1的栅极与N3的源极以及N6的栅极相连；N2的栅极与N5的源极以及N4的栅极相连；P1的栅极与N3的栅极以及P2的漏极相连；P2的栅极与N5的栅极以及P1的漏极相连。本发明电路在有软错误发生时，各节点仍保持正常存储值，且在1.2V以及0.6V的低电压下均能正常工作。

公开(公告)号：CN109150138A

公开(公告)日：2019-01-04

申请号：CN201810947033.5

申请日：2018-08-20

申请人： 上海华虹宏力半导体制造有限公司

发明人： 蒋建伟

IPC分类号： H03K3/0233 ,  H03K19/003

CPC分类号： H03K3/0233 ,  H03K19/00338

摘要： 本发明公开了一种锁存器，由一个储存单元、4个传输门和一个穆勒C单元组成；存储单元由3组2P1N型反相器和3组1P2N型反相器组成，每组2P1N型反相器由两个PMOS晶体管和一个NMOS晶体管串联组成，每组1P2N型反相器由一个PMOS晶体管和两个NMOS晶体管串联组成，存储单元共有6个存储节点；穆勒C单元中的第十PMOS晶体管～第十三PMOS晶体管和第十NMOS晶体管～第十三NMOS晶体管依次串联，第十三PMOS晶体管的漏极与第十NMOS晶体管的漏极相连接，其连接的节点作为锁存器的输出端Q；四个传输门的输入端作为锁存器的数据输入端，第四传输门的输出端与Q端相连接。本发明能够抵抗两位节点翻转，拦截存储单元传输的软错误。

公开(公告)号：CN108449071A

公开(公告)日：2018-08-24

申请号：CN201810263185.3

申请日：2018-03-28

申请人： 上海华虹宏力半导体制造有限公司

发明人： 蒋建伟

IPC分类号： H03K3/0233 ,  H03K19/003

摘要： 本发明公开了一种抗两位节点翻转的锁存器，包括：存储单元，输出端穆勒单元；存储单元由3个第一穆勒单元和3个第二穆勒单元连接而成的互锁结构组成并具有六个存储节点；第一穆勒单元包括：2个串联PMOS管和2个串联的NMOS管；第二穆勒单元包括：串联的1个PMOS管和1个NMOS管；输出端穆勒单元包括：3个串联PMOS管和3个串联的NMOS管。第一和第二穆勒单元交替排列，输出端穆勒单元的3个输入端和3个第一穆勒单元的输出端对应的存储节点连接，输出端穆勒单元的输出端和数据输出信号节点连接。本发明能实现对两位节点的单粒子干扰实现很好的抵抗，使锁存器的输出稳定性提高。

公开(公告)号：CN108449071B

公开(公告)日：2022-03-08

申请号：CN201810263185.3

申请日：2018-03-28

申请人： 上海华虹宏力半导体制造有限公司

发明人： 蒋建伟

IPC分类号： H03K3/0233 ,  H03K19/003

摘要： 本发明公开了一种抗两位节点翻转的锁存器，包括：存储单元，输出端穆勒单元；存储单元由3个第一穆勒单元和3个第二穆勒单元连接而成的互锁结构组成并具有六个存储节点；第一穆勒单元包括：2个串联PMOS管和2个串联的NMOS管；第二穆勒单元包括：串联的1个PMOS管和1个NMOS管；输出端穆勒单元包括：3个串联PMOS管和3个串联的NMOS管。第一和第二穆勒单元交替排列，输出端穆勒单元的3个输入端和3个第一穆勒单元的输出端对应的存储节点连接，输出端穆勒单元的输出端和数据输出信号节点连接。本发明能实现对两位节点的单粒子干扰实现很好的抵抗，使锁存器的输出稳定性提高。

公开(公告)号：CN111327308A

公开(公告)日：2020-06-23

申请号：CN202010134134.8

申请日：2020-03-02

申请人： 上海华虹宏力半导体制造有限公司

发明人： 蒋建伟

IPC分类号： H03K19/003

摘要： 本发明涉及集成电路领域，具体涉及一种容三位节点翻转的锁存器。包括：输入节点、八个传输门、十六个穆勒C单元，每个穆勒C单元均包括输出端，第一输入端，和第二输入端；十六个穆勒C单元中每个穆勒C单元的第二输入端连接位于穆勒C单元前方第5个穆勒C单元的输出端，或每个穆勒C单元的第二输入端连接位于穆勒C单元后方第3个穆勒C单元的输出端，或者每个穆勒C单元的第二输入端连接位于穆勒C单元前方第7个穆勒C单元的输出端，或者每个穆勒C单元的第二输入端连接位于穆勒C单元后方第5个穆勒C单元的输出端。本发明具有容三位节点电位翻转的功能。

公开(公告)号：CN110166041A

公开(公告)日：2019-08-23

申请号：CN201910280313.X

申请日：2019-04-09

申请人： 上海华虹宏力半导体制造有限公司

发明人： 蒋建伟

IPC分类号： H03K19/003 ,  H03K19/0175

摘要： 本发明提供一种锁存器，四个穆勒C单元，四个由时钟控制的穆勒C单元以及四个传输门；其中八个穆勒C单元按其角标顺序逆时针分布且首尾相接构成环路，每个穆勒C单元的输出端信号与其角标对应，且八个穆勒C单元的输出端信号呈逆时针分布；同一穆勒C单元的两个输入端信号的角标同为奇数或同为偶数，四个传输门共有一个输入节点D。本发明提出了两种新型的抗两位节点翻转的锁存器，节点对的选取涵盖了全部的4类节点对，由此证明当任意两个存储节点对同时发生瞬态错误翻转，电路均能通过自身反馈使各存储节点回来原来正确的逻辑电平，本发明的电路具有抗两位节点翻转的功能。

公开(公告)号：CN109887535A

公开(公告)日：2019-06-14

申请号：CN201910014734.8

申请日：2019-01-08

申请人： 上海华虹宏力半导体制造有限公司

发明人： 蒋建伟

IPC分类号： G11C11/412 ,  G11C11/419

摘要： 本发明公开了一种SRAM的存储单元结构，主体结构由两个NMOS管和六个PMOS管组成，2个传输管都为PMOS管；第一NMOS管和第二PMOS管的漏极、第五PMOS管和第二NMOS管的栅极都连接Q节点；第二NMOS管和第三PMOS管的漏极、第六PMOS管和第一NMOS管的栅极都连接QN节点；第一PMOS管的漏极、第五PMOS管的源极、第三和第四PMOS管的栅极都连接第三节点；第四PMOS管的漏极、第六PMOS管的源极、第一和第二PMOS管的栅极都连接第四节点；第一至四PMOS管的源极都连接到电源电压；第一和第二NMOS管的源极、第五和第六PMOS管的漏极都接地。本发明能提高电路抗软错误能力和读静态噪声容限和降低漏电功耗。

公开(公告)号：CN111415691B

公开(公告)日：2023-10-20

申请号：CN202010134136.7

申请日：2020-03-02

申请人： 上海华虹宏力半导体制造有限公司

发明人： 蒋建伟

IPC分类号： G11C11/417

摘要： 本发明涉及一种半导体集成电路，具体涉及一种SRAM存储单元。其中包括第一NMOS管、第二NMOS管、第一PMOS管、第二PMOS管、第三PMOS管、第四PMOS管、第五PMOS管、第六PMOS管，以及第一传输管和第二传输管；第一传输管的第一端连接第一位线，第一传输管的另一端连接第一存储节点；第二传输管的第一端连接第二位线，第二传输管的另一端连接第二存储节点；第一存储节点还连接第一NMOS管的漏极、第二PMOS管的漏极、第三PMOS管的栅极、第四PMOS管的栅极、第五PMOS管的栅极和第二NMOS管的栅极；本发明可以解决相关技术中静态噪声容限低、漏电功耗高的问题，提高静态噪声容限以提高SRAM存储单元的良率，降低静态模式下的漏电功耗，进而更适合超低漏电的应用。