公开(公告)号：CN118762996A

公开(公告)日：2024-10-11

申请号：CN202410907020.0

申请日：2024-07-08

申请人： 上海华虹宏力半导体制造有限公司 ,  华虹半导体(无锡)有限公司

发明人： 刘冬华 ,  许昭昭 ,  田甜

IPC分类号： H01L21/336 ,  H01L29/78 ,  H01L29/06

摘要： 本发明提供一种低压超结MOSFET的工艺方法，在第一导电类型的衬底上外延形成第一导电类型的外延层；利用离子注入的方法在外延层表面形成第二导电类型的体区，之后对体区进行热扩散推进；在体区上形成硬掩膜层和光刻胶层；光刻打开光刻胶层以定义出栅沟槽的形成位置，之后利用各向异性刻蚀的方法在硬掩膜层上形成开口至外延层上，以硬掩膜层为掩膜刻蚀开口底部的外延层以形成第一栅沟槽，第一栅沟槽从外延层的上表面向下延伸穿过体区；沿第一栅沟槽延伸方向的垂直方向回推刻蚀外延层形成第二栅沟槽，从而使得第二栅沟槽缩进硬掩膜层之内；在栅沟槽表面形成离子注入保护层。本发明可以避免在柱体区注入时体区和柱体区在沟道区连接在一起。

公开(公告)号：CN116799069A

公开(公告)日：2023-09-22

申请号：CN202310944567.3

申请日：2023-07-28

申请人： 上海华虹宏力半导体制造有限公司

发明人： 陈云骢 ,  钱文生 ,  刘冬华 ,  蔡晓晴

IPC分类号： H01L29/78 ,  H01L29/08 ,  H01L29/06 ,  H01L21/336

摘要： 本发明提供一种LDMOS器件及形成方法，LDMOS器件通过将漏区设置在第一浅沟槽隔离结构远离栅极的一侧的漂移区中且与第一浅沟槽隔离结构具有预定距离；电流通路不再集中在第一浅沟槽隔离结构右下角，碰撞电离强度减弱，能够有效抑制Id‑Vd电流曲线的上翘，提高开态击穿电压。以及在所述漂移区底部设置补偿区，且与漏区相对应，以使漏区下的耗尽区向上扩展。漏区下方的漂移区内设置补偿区增强了纵向耗尽的能力，提高了纵向关态击穿电压。LDMOS器件的形成方法中，补偿区和漏区的形成工艺中使用同一块掩模版，因此在不损失器件性能并且不增加光刻层以及光刻成本的情况下，本发明同时完成了开态击穿电压和纵向关态击穿电压的优化。

公开(公告)号：CN113611733A

公开(公告)日：2021-11-05

申请号：CN202110767262.0

申请日：2021-07-07

申请人： 上海华虹宏力半导体制造有限公司

发明人： 段文婷 ,  刘冬华

IPC分类号： H01L29/06 ,  H01L29/78 ,  H01L21/336

摘要： 本发明公开了一种隔离型NLDMOS器件，在P型半导体衬底上形成有一个第一深阱离子注入区和多个第二深阱离子注入区以及P型阱；第一深阱离子注入区和最靠近漏区的第二深阱离子注入区之间具有第一间距；第一深阱离子注入区和各第二深阱离子注入区经过热推进后会整体连通并形成N型深阱；由P型阱的第二侧面到漏区之间的N型深阱组成漂移区；各第二深阱离子注入区之间具有第二间距且各第二深阱离子注入区形成的整体结构将P型阱包围；通过设置第二间距来降低N型深阱对P型阱的P型浓度的影响并使P型阱的P型净掺杂浓度增加。本发明还公开了一种隔离型NLDMOS器件的制造方法。本发明能提高器件的击穿电压，同时保证对体区和半导体衬底之间的良好隔离效果。

公开(公告)号：CN106206748B

公开(公告)日：2020-02-07

申请号：CN201610753197.5

申请日：2016-08-29

申请人： 上海华虹宏力半导体制造有限公司

发明人： 许昭昭 ,  胡君 ,  刘冬华 ,  钱文生 ,  石晶 ,  段文婷

IPC分类号： H01L29/792 ,  H01L21/336 ,  H01L27/11568

摘要： 本发明公开了一种SONOS器件，包括：P型衬底上部的N型轻掺杂耗尽区，N型轻掺杂耗尽区两侧的N型重掺杂区，顺序排布的氧化层、氮化硅层和氧化层形成ONO结构，ONO结构分别位于N型轻掺杂耗尽区和栅极多晶硅之间以及栅极多晶硅的两侧；其中，所述N型轻掺杂耗尽区是左右非对称结构。本发明还公开了上述SONOS器件的制造方法。本发明能降低从漏端耦合到沟道表面的电势，从而降低了ONO中防止存储电荷流失的电场，提高器件抗漏端干扰能力的SONOS器件结构。

公开(公告)号：CN104752354B

公开(公告)日：2019-01-04

申请号：CN201310727957.1

申请日：2013-12-25

申请人： 上海华虹宏力半导体制造有限公司

发明人： 刘冬华 ,  钱文生

IPC分类号： H01L21/8246 ,  H01L27/112

摘要： 本发明公开了一种光罩式只读存储器的制造方法，步骤包括：1）形成浅隔离槽，进行P阱注入；2）形成N型埋源漏；3）形成多晶硅栅、第一隔离侧墙和第二隔离侧墙；4）对NMOS进行源漏注入，同时对信息单元“1”的区域进行N型掺杂；5）对PMOS进行源漏注入，同时对信息单元“0”的区域进行P型掺杂；6）在多晶硅栅上形成金属硅化物，完成光罩式只读存储器的制作。本发明通过改变光罩式只读存储器的代码写入方法及器件结构，让信息单元“1”采用N型多晶硅栅，信息单元“0”采用P型多晶硅栅，由于N型与P型多晶硅栅的阈值电压只相差约1.12eV，且该差值稳定，从而使得信息“0”的写入得以实现，并保证了器件均一性。

公开(公告)号：CN104716141B

公开(公告)日：2018-08-21

申请号：CN201310689304.9

申请日：2013-12-16

申请人： 上海华虹宏力半导体制造有限公司

发明人： 刘冬华 ,  石晶 ,  段文婷 ,  钱文生

IPC分类号： H01L27/112 ,  H01L21/8246

摘要： 本发明公开了一种低N型埋源漏电阻的光罩式只读存储器的制造方法，步骤包括：1）形成浅隔离槽，进行P阱注入；2）涂布第一N型埋源漏的光阻，光阻之间的距离小于目标尺寸，曝光，进行砷离子或磷离子注入，形成第一N型埋源漏；3）去除部分光阻，使光阻之间的距离等于目标尺寸；4）进行砷离子注入，形成与第一N型埋源漏相连的第二N型埋源漏；5）形成栅氧、多晶硅栅和栅极隔离侧墙。本发明还公开了用上述方法制作的光罩式只读存储器的结构。本发明采用两次注入的方法，形成特殊T形结构的N型埋源漏，在保持源漏宽度不变、有效沟道长度不受影响的情况下，增加了源漏的深度，从而降低了光罩式只读存储器的源漏电阻。

公开(公告)号：CN104022162B

公开(公告)日：2017-04-05

申请号：CN201310064778.4

申请日：2013-03-01

申请人： 上海华虹宏力半导体制造有限公司

发明人： 刘冬华 ,  胡君 ,  石晶 ,  段文婷 ,  钱文生

IPC分类号： H01L29/866 ,  H01L29/06 ,  H01L21/329 ,  H01L21/761

摘要： 本发明公开了一种BCD工艺中的隔离型横向齐纳二极管，包括N型深阱；N型区和P型区形成于由高压P阱和P阱所包围的第一有源区中、且分别由N和P型源漏注入区组成，N型区和P型区横向排列并相隔横向距离一，由N型区和P型区以及两者之间的掺杂区组成隔离型横向齐纳二极管的PN结，通过调节横向距离一调节隔离型横向齐纳二极管的击穿电压；低压N阱，形成于第一有源区外的N型深阱中，表面形成有由N型源漏注入区组成的N型深阱引出区。本发明还公开了一种BCD工艺中的隔离型横向齐纳二极管的制造方法。本发明器件工艺能够和BCD工艺良好的集成，不仅能够降低工艺成本，还能使整个集成电路的系统性能和可靠性得到提高。

公开(公告)号：CN106409838A

公开(公告)日：2017-02-15

申请号：CN201610929271.4

申请日：2016-10-31

申请人： 上海华虹宏力半导体制造有限公司

发明人： 许昭昭 ,  钱文生 ,  段文婷 ,  胡君 ,  刘冬华 ,  石晶

IPC分类号： H01L27/11568 ,  H01L29/08

CPC分类号： H01L27/11568 ,  H01L29/0847

摘要： 本发明公开了一种SONOS存储器的工艺方法,包括：第1步，在硅衬底上形成ONO介质层，淀积多晶硅并刻蚀形成栅极后退火；再在多晶硅栅极表面形成薄氧化层；第2步，淀积一层介质层并刻蚀，在多晶硅栅极两侧形成第一层侧墙；第3步，进行LDD注入，以及卤族离子注入；第4步，淀积介质层并刻蚀，在多晶硅栅极两侧再形成第二层侧墙；第5步，进行源区、漏区的注入，形成SONOS存储器。本发明通过在LDD和卤族离子注入之前介质层淀积工艺步骤，形成LDD和卤族离子注入之前的第一层侧墙，减小了漏、栅的重叠区域，漏端耦合到沟道中的电压减小，从漏端耦合到沟道中的电压被削弱，降低了沟道表面的电势，漏极干扰得到改善。

公开(公告)号：CN103094313B

公开(公告)日：2016-08-17

申请号：CN201110340184.2

申请日：2011-11-01

申请人： 上海华虹宏力半导体制造有限公司

发明人： 刘冬华 ,  钱文生 ,  胡君 ,  段文婷 ,  石晶

IPC分类号： H01L29/06 ,  H01L29/73 ,  H01L21/331

摘要： 本发明公开了一种BICMOS工艺中的寄生N-I-P型PIN器件结构，包括：P型衬底、膺埋层、有源区、浅槽隔离、N型重掺杂区、接触孔和金属线；所述P型衬底上方形成有有源区，所述有源区上方形成有N型重掺杂区，所述膺埋层上方形成有浅槽隔离，所述有源区与膺埋层和浅槽隔离相邻，所述浅槽隔离与N型重掺杂区相邻，金属线通过接触孔自膺埋层和N型重掺杂区引出；所述有源区具有轻掺杂的N型杂质。本发明还公开了一种所述寄生N-I-P型PIN器件结构的制作方法。发明的寄生N-I-P型PIN器件结构及其制作方法能实现低插入损耗和高隔离度。

公开(公告)号：CN105576021A

公开(公告)日：2016-05-11

申请号：CN201410524910.X

申请日：2014-10-09

申请人： 上海华虹宏力半导体制造有限公司

发明人： 段文婷 ,  刘冬华 ,  钱文生

IPC分类号： H01L29/78 ,  H01L29/06 ,  H01L21/336

摘要： 本发明公开了一种NLDMOS器件，P型硅衬底的上方形成有N型外延；N型外延的左部形成有高压P阱；N型外延的右部形成有高压N阱；高压P阱下方的P型硅衬底中形成有N型埋层；高压N阱下方的P型硅衬底中无N型埋层。本发明的NLDMOS器件，通过缩短N型埋层至源端下方，使N型漂移区完全耗尽而承担大部分电压，传导到高压P阱与高压N阱形成的PN结处的电压大大减小，即该PN结无需承担太高电压，从而提高器件击穿电压，N型外延可以做薄，在使击穿电压提高的同时又能保证体区与P型衬底隔离实现高端浮动，并且制造工艺条件与BCD平台的CMOS工艺共用，降低了工艺复杂度，节约了成本。本发明还公开了一种NLDMOS器件的制造方法。