控制电路以及控制方法
    1.
    发明授权

    公开(公告)号:CN100445944C

    公开(公告)日:2008-12-24

    申请号:CN200410082142.3

    申请日:2004-12-21

    Abstract: 本发明的高速缓冲存储器的控制电路以及控制方法对存储在高速缓冲存储器中的访问概率低的数据进行替换,可以预取访问概率更高的数据。高速缓存命中判断单元(2)当判断出在运算处理单元(1)进行的运算处理中使用的对象数据的高速缓存未命中的情况下,从主存储单元(7)中取出对象数据。另外,无效数据判断单元(4)当高速缓存命中判断单元(2)判断出高速缓存命中的情况下,判断包含对象数据的高速缓存行和包含在前次运算处理中使用的数据的高速缓存行是否相同。而后,预取控制单元(5)当无效数据判断单元(4)判断为包含对象数据的高速缓存行和包含在前次运算处理中使用的数据的高速缓存行不同的情况下,把被存储在主存储单元(7)中的数据与包含在前次运算处理中使用的数据的高速缓存行替换进行预取。

    控制电路以及控制方法
    2.
    发明公开

    公开(公告)号:CN1797326A

    公开(公告)日:2006-07-05

    申请号:CN200410082142.3

    申请日:2004-12-21

    Abstract: 本发明的控制电路以及控制方法对存储在高速缓冲存储器中的访问概率低的数据进行替换,可以预取访问概率更高的数据。高速缓存命中判断单元(2)当判断出在运算处理单元(1)进行的运算处理中使用的对象数据的高速缓存未命中的情况下,从主存储单元(7)中取出对象数据。另外,无效数据判断单元(4)当高速缓冲命中判断单元(2)判断出高速缓存命中的情况下,判断包含对象数据的高速缓存行和包含在前次运算处理中使用的数据的高速缓存行是否相同。而后,预取控制单元(5)当无效数据判断单元(4)判断为包含对象数据的高速缓存行和包含在前次运算处理中使用的数据的高速缓存行不同的情况下,把被存储在主存储单元(7)中的数据与包含在前次运算处理中使用的数据的高速缓存行替换进行预取。

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