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公开(公告)号：CN112204961B
公开(公告)日：2022-11-29
申请号：CN201980035232.1
申请日：2019-05-07
Applicant: 三星电子株式会社
IPC: H04N13/271 , H04N13/254 , H04N13/239 , H04N13/296
Abstract: 一种用于半密集深度估计的方法包括：在电子设备接收散斑图案投射器(SPP)的控制信号，以及从动态视觉传感器(DVS)立体对的每个传感器接收像素强度改变数据的事件流，其中，事件流与SPP的控制信号时间同步。该方法还包括：对DVS立体对的每个传感器的像素强度改变数据的事件流执行投射光过滤，以生成合成事件图像数据，该合成事件图像数据具有一个或多个通道，每个通道基于像素强度改变数据的事件流的隔离部分；以及对DVS立体对的每个传感器的合成事件图像数据的至少一个通道执行立体匹配以生成用于视场的至少一部分的深度图。
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Patent Agency Ranking
公开(公告)号：CN112189335A
公开(公告)日：2021-01-05
申请号：CN201980033191.2
申请日：2019-05-20
Applicant: 三星电子株式会社
Abstract: 一种装置，包括：动态视觉传感器(DVS)，被配置为输出传感器事件数据的异步流；以及互补金属氧化物半导体(CMOS)图像传感器，被配置为输出图像数据的帧。该装置还包括：混合特征处理机，被配置为接收DVS输出或CMOS图像传感器输出中的一个或多个作为输入，并将跟踪的特征提供给执行内向外设备跟踪的视觉惯性同时定位和绘图(SLAM)管线；以及传感器调度器，被配置为基于一个或多个CMOS控制因子的当前值来关闭CMOS图像传感器。
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公开(公告)号：CN110322911A
公开(公告)日：2019-10-11
申请号：CN201811462061.4
申请日：2018-11-30
Applicant: 三星电子株式会社
IPC: G11C7/22
Abstract: 本文中的实施例公开了一种用于控制半导体存储器件中的保持裕度的系统。该系统包括通信地耦合到至少一个延迟逻辑电路、锁存时钟发生器和锁存电路的可编程RC网络。使用跨半导体存储器件的列和行中的至少一个放置的导线和逻辑电路的组合来引起与时钟路径相关联的延迟。使用跨半导体存储器件的列和行中的至少一个路由的导线、负载单元中的至少一个和延迟逻辑电路中的至少一个的组合来引起与数据路径相关联的延迟。该系统被配置为基于与数据路径相关联的延迟和与时钟路径相关联的延迟来控制保持裕度。
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公开(公告)号：CN112189335B
公开(公告)日：2023-05-23
申请号：CN201980033191.2
申请日：2019-05-20
Applicant: 三星电子株式会社
Abstract: 一种装置，包括：动态视觉传感器(DVS)，被配置为输出传感器事件数据的异步流；以及互补金属氧化物半导体(CMOS)图像传感器，被配置为输出图像数据的帧。该装置还包括：混合特征处理机，被配置为接收DVS输出或CMOS图像传感器输出中的一个或多个作为输入，并将跟踪的特征提供给执行内向外设备跟踪的视觉惯性同时定位和绘图(SLAM)管线；以及传感器调度器，被配置为基于一个或多个CMOS控制因子的当前值来关闭CMOS图像传感器。
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公开(公告)号：CN112204961A
公开(公告)日：2021-01-08
申请号：CN201980035232.1
申请日：2019-05-07
Applicant: 三星电子株式会社
IPC: H04N13/271 , H04N13/254 , H04N13/239 , H04N13/296
Abstract: 一种用于半密集深度估计的方法包括：在电子设备接收散斑图案投射器(SPP)的控制信号，以及从动态视觉传感器(DVS)立体对的每个传感器接收像素强度改变数据的事件流，其中，事件流与SPP的控制信号时间同步。该方法还包括：对DVS立体对的每个传感器的像素强度改变数据的事件流执行投射光过滤，以生成合成事件图像数据，该合成事件图像数据具有一个或多个通道，每个通道基于像素强度改变数据的事件流的隔离部分；以及对DVS立体对的每个传感器的合成事件图像数据的至少一个通道执行立体匹配以生成用于视场的至少一部分的深度图。
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公开(公告)号：CN110322911B
公开(公告)日：2025-04-01
申请号：CN201811462061.4
申请日：2018-11-30
Applicant: 三星电子株式会社
IPC: G11C7/22
Abstract: 本文中的实施例公开了一种用于控制半导体存储器件中的保持裕度的系统。该系统包括通信地耦合到至少一个延迟逻辑电路、锁存时钟发生器和锁存电路的可编程RC网络。使用跨半导体存储器件的列和行中的至少一个放置的导线和逻辑电路的组合来引起与时钟路径相关联的延迟。使用跨半导体存储器件的列和行中的至少一个路由的导线、负载单元中的至少一个和延迟逻辑电路中的至少一个的组合来引起与数据路径相关联的延迟。该系统被配置为基于与数据路径相关联的延迟和与时钟路径相关联的延迟来控制保持裕度。
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