公开(公告)号：CN110322911B

公开(公告)日：2025-04-01

申请号：CN201811462061.4

申请日：2018-11-30

Applicant: 三星电子株式会社

Inventor： L.K.普卢鲁 ,  A.古普塔

IPC: G11C7/22

Abstract: 本文中的实施例公开了一种用于控制半导体存储器件中的保持裕度的系统。该系统包括通信地耦合到至少一个延迟逻辑电路、锁存时钟发生器和锁存电路的可编程RC网络。使用跨半导体存储器件的列和行中的至少一个放置的导线和逻辑电路的组合来引起与时钟路径相关联的延迟。使用跨半导体存储器件的列和行中的至少一个路由的导线、负载单元中的至少一个和延迟逻辑电路中的至少一个的组合来引起与数据路径相关联的延迟。该系统被配置为基于与数据路径相关联的延迟和与时钟路径相关联的延迟来控制保持裕度。

公开(公告)号：CN110322911A

公开(公告)日：2019-10-11

申请号：CN201811462061.4

申请日：2018-11-30

Applicant: 三星电子株式会社

Inventor： L.K.普卢鲁 ,  A.古普塔

IPC: G11C7/22

Abstract: 本文中的实施例公开了一种用于控制半导体存储器件中的保持裕度的系统。该系统包括通信地耦合到至少一个延迟逻辑电路、锁存时钟发生器和锁存电路的可编程RC网络。使用跨半导体存储器件的列和行中的至少一个放置的导线和逻辑电路的组合来引起与时钟路径相关联的延迟。使用跨半导体存储器件的列和行中的至少一个路由的导线、负载单元中的至少一个和延迟逻辑电路中的至少一个的组合来引起与数据路径相关联的延迟。该系统被配置为基于与数据路径相关联的延迟和与时钟路径相关联的延迟来控制保持裕度。