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公开(公告)号：CN111580749B
公开(公告)日：2023-06-23
申请号：CN202010211606.5
申请日：2017-02-24
Applicant: 三星电子株式会社
IPC: G06F3/06
Abstract: 一种混合存储器控制器，执行：接收第一中央处理单元(CPU)请求以向所述混合存储器组写入/从所述混合存储器组读取；通过对第一CPU请求译码和地址映射，将所述易失性存储器件识别为所述第一CPU请求的第一目标；在缓冲器中对所述第一CPU请求排队；接收第二CPU请求以向所述混合存储器组写入/从所述混合存储器组读取；通过对所述第二CPU请求译码和地址映射，将所述非易失性存储器件识别为所述第二CPU请求的第二目标；在所述缓冲器中对所述第二CPU请求排队；基于仲裁策略，对第一目标和第二目标中的相关联的一个目标生成与第一CPU请求和第二CPU请求中的一个对应的第一命令，并且响应于生成所述第一命令，对所述第一目标和第二目标中的相关联的另一个目标生成与所述第一CPU请求和所述第二CPU请求中的另一个对应的第二命令；以及向所述易失性存储器件和所述非易失性存储器件中的相应的存储器件发送所述第一命令和第二命令。
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公开(公告)号：CN107154270A
公开(公告)日：2017-09-12
申请号：CN201710123119.1
申请日：2017-03-03
Applicant: 三星电子株式会社
IPC: G11C8/04
Abstract: 本发明涉及在存储装置中寻址数据的方法、存储装置和存储模块。在寻址存储装置数据的方法中，该数据布置在由第一数量的行地址位和第二数量的列地址位索引的行和列中并通过指定第三数量的行地址位的行命令紧接着指定第四数量的列地址位的列命令寻址，第一数量大于第三数量或者第二数量大于第四数量，该方法包括：将第一数量的行地址位分割为第一子集和第二子集，并且当第一数量大于第三数量时在行命令中指定第一子集并在下一地址命令中指定第二子集；否则将第二数量的列地址位分割为第三子集和第四子集，并且在列命令中指定第四子集并在前一地址命令中指定第三子集。
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公开(公告)号：CN108074595B
公开(公告)日：2023-06-13
申请号：CN201711136845.3
申请日：2017-11-16
Applicant: 三星电子株式会社
IPC: G11C7/10
Abstract: 本申请公开了存储器系统的接口方法、接口电路和存储器模块。一种存储器系统可包括被分配至多个数据转移路径的多个数据选通转移路径，以使得所述多个数据选通转移路径中的每一个可由所述多个数据转移路径共享。选择至少一个选择的数据选通转移路径，并且利用通过选择的数据选通转移路径转移的至少一个数据选通信号对通过所述多个数据转移路径转移的数据信号进行采样。通过将多个数据选通转移路径分配至多个数据转移路径以使得所述多个数据选通转移路径可由所述多个数据转移路径共享，从而通过冗余数据选通方案来提高数据通信的可靠性。
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公开(公告)号：CN110097898B
公开(公告)日：2022-10-18
申请号：CN201910049654.6
申请日：2019-01-18
Applicant: 三星电子株式会社
IPC: G11B27/034 , G11B27/10
Abstract: 本公开提供一种页面大小感知调度的方法和一种已在其上记录用于执行页面大小感知调度方法的计算机程序的非暂时性计算机可读存储介质。方法包含：确定媒体页面的大小；确定媒体页面是打开还是关闭的；如果确定媒体页面是打开的，那么由存储器控制器进行推测性读取操作；以及如果确定媒体页面是关闭的，那么由存储器控制器进行常规读取操作。
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公开(公告)号：CN107153511B
公开(公告)日：2020-04-17
申请号：CN201710102539.1
申请日：2017-02-24
Applicant: 三星电子株式会社
IPC: G06F3/06
Abstract: 一种混合存储器控制器，执行：接收第一中央处理单元(CPU)请求和第二CPU请求以向混合存储器组写入/从混合存储器组读取，通过译码和地址映射所述第一CPU请求和第二CPU请求而分别将易失性存储器件和非易失性存储器件识别为所述第一CPU请求和第二CPU请求的第一目标和第二目标，分别在第一缓冲器和第二缓冲器中对所述第一CPU请求和第二CPU请求排队，基于仲裁策略而对所述第一目标和第二目标中的相关联的一个生成与所述第一CPU请求和第二CPU请求中的一个对应的第一命令，并且对所述第一目标和第二目标中的相关联的另一个生成与所述第一CPU请求和第二CPU请求中的另一个对应的第二命令，并且向易失性存储器件和非易失性存储器件中的相应的一个发送第一和第二命令。
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Patent Agency Ranking
公开(公告)号：CN107291379A
公开(公告)日：2017-10-24
申请号：CN201710102467.0
申请日：2017-02-24
Applicant: 三星电子株式会社
IPC: G06F3/06
CPC classification number: G06F3/0659 , G06F3/061 , G06F3/0679 , G06F3/0688
Abstract: 一种存储器系统包括：一个或多个存储器模块，每个包括具有对应的写入提交策略的多个存储器件；以及耦合到一个或多个存储器模块的一个或多个存储器控制器，所述一个或多个存储器控制器具有可配置的写入操作协议以根据对应的写入提交策略而与存储器器件一起操作。
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公开(公告)号：CN107153625A
公开(公告)日：2017-09-12
申请号：CN201710122824.X
申请日：2017-03-03
Applicant: 三星电子株式会社
CPC classification number: G06F13/1673 , G06F13/4068 , G06F13/42 , G06F13/1668 , G06F13/4239
Abstract: 提供了一种与同步DDR协议可兼容的异步通信协议。存储器模块包括：非易失性存储器；以及与存储器控制器接合的异步存储器接口。所述异步存储器接口可使用双数据速率(DDR)存储器通道的被改变用途的引脚来将异步数据发送到所述存储器控制器。所述异步数据可以是指示所述非易失性存储器的状态的装置反馈。
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公开(公告)号：CN107153511A
公开(公告)日：2017-09-12
申请号：CN201710102539.1
申请日：2017-02-24
Applicant: 三星电子株式会社
IPC: G06F3/06
Abstract: 一种混合存储器控制器，执行：接收第一中央处理单元(CPU)请求和第二CPU请求以向混合存储器组写入/从混合存储器组读取，通过译码和地址映射所述第一CPU请求和第二CPU请求而分别将易失性存储器件和非易失性存储器件识别为所述第一CPU请求和第二CPU请求的第一目标和第二目标，分别在第一缓冲器和第二缓冲器中对所述第一CPU请求和第二CPU请求排队，基于仲裁策略而对所述第一目标和第二目标中的相关联的一个生成与所述第一CPU请求和第二CPU请求中的一个对应的第一命令，并且对所述第一目标和第二目标中的相关联的另一个生成与所述第一CPU请求和第二CPU请求中的另一个对应的第二命令，并且向易失性存储器件和非易失性存储器件中的相应的一个发送第一和第二命令。
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公开(公告)号：CN107153616B
公开(公告)日：2023-09-08
申请号：CN201710125176.3
申请日：2017-03-03
Applicant: 三星电子株式会社
IPC: G06F12/02 , G06F13/16 , G11C11/406 , G11C16/14 , G11C29/42
Abstract: 一种存储器模块包括存储器阵列、接口和控制器。存储器阵列包括存储器单元的阵列，并且被配置为双列直插存储器模块(DIMM)。DIMM包括多个连接，这些连接已经从标准DIMM引脚分配配置改用以将存储器设备的操作状态连接到主机设备。接口耦合到存储器阵列和DIMM的多个连接以将存储器阵列通过接口连接到主机设备。控制器耦合到存储器阵列和接口，并且控制存储器阵列的至少一个刷新操作、控制存储器阵列的纠错操作、控制存储器阵列的存储器擦除操作并且控制阵列的损耗均衡控制操作，并且控制器与主机设备连接。
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公开(公告)号：CN107481746B
公开(公告)日：2023-07-18
申请号：CN201710212112.7
申请日：2017-04-01
Applicant: 三星电子株式会社
Abstract: 提供了一种用于操作DDR可兼容异步存储器模块的系统和方法。所述方法包括：在主机存储器控制器和存储器模块之间提供DDR接口；在主机存储器控制器和存储器模块之间提供消息接口。存储器模块包括非易失性存储器和DRAM，其中，DRAM被配置为非易失性存储器的DRAM高速缓存。存储器模块的非易失性存储器中存储的数据可由存储器模块的非易失性存储器控制器异步地访问，并且DRAM高速缓存中存储的数据可由主机存储器控制器直接并同步地访问。
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