公开(公告)号：CN115799166A

公开(公告)日：2023-03-14

申请号：CN202210531080.8

申请日：2022-05-16

Applicant: 三星电子株式会社

Inventor： 金钟天 ,  李炫哲 ,  金基正 ,  申东辉 ,  洪贤实

IPC: H01L21/768 ,  H01L21/033 ,  H01L23/532 ,  H10B12/00

Abstract: 一种制造半导体器件的方法及由此制造的器件，所述方法包括：在衬底上顺序地堆叠层间绝缘层、多孔电介质层、第一掩膜层和第二掩膜层；蚀刻所述第二掩膜层以形成初步掩膜图案；蚀刻所述初步掩膜图案以形成第二掩膜图案；使用所述第二掩膜图案作为蚀刻掩膜来蚀刻所述第一掩膜层以形成第一掩膜图案；使用所述第一掩膜图案作为蚀刻掩膜来蚀刻所述多孔电介质层以形成凹槽；以及分别在所述凹槽中形成互连图案，其中，所述多孔电介质层包括SiOCH，并且所述第一掩膜层包括无碳氧化硅(SiO2)。

公开(公告)号：CN115701217A

公开(公告)日：2023-02-07

申请号：CN202210321397.9

申请日：2022-03-29

Applicant: 三星电子株式会社

Inventor： 李炫哲 ,  金基正 ,  林焕 ,  洪贤实

IPC: H10B12/00

Abstract: 一种半导体器件包括：衬底，具有限定沟槽的一个或多个的内表面，所述沟槽限定所述衬底的有源图案，所述沟槽包括具有不同宽度的第一沟槽和第二沟槽；器件隔离层，在所述衬底上，使得所述器件隔离层至少部分地填充所述沟槽；以及字线，与所述有源图案相交。所述器件隔离层包括：第一隔离图案，覆盖所述第二沟槽的一部分；第二隔离图案，在所述第一隔离图案上，并覆盖所述第二沟槽的剩余部分；以及填充图案，填充在字线下方的所述第一沟槽。所述第二隔离图案的顶表面位于比所述填充图案的顶表面高的水平处。

公开(公告)号：CN115692310A

公开(公告)日：2023-02-03

申请号：CN202210783160.2

申请日：2022-07-05

Applicant: 三星电子株式会社

Inventor： 李炫哲 ,  金基正 ,  金钟天 ,  申东辉 ,  洪贤实

IPC: H01L21/768 ,  H10B12/00

Abstract: 公开了一种用于形成布线的方法和用于制造半导体装置的方法。在形成布线的方法中，在衬底上形成包括低k电介质材料的层间绝缘层。在层间绝缘层上形成第一蚀刻掩模。使用第一蚀刻掩模执行第一蚀刻工艺以形成穿过层间绝缘层的第一开口。去除第一蚀刻掩模。在第一开口的底部和侧面上形成保护图案。在保护图案和层间绝缘层上形成第二蚀刻掩模。使用第二蚀刻掩模执行第二蚀刻工艺以形成穿过层间绝缘层的第二开口。去除第二蚀刻掩模。去除保护图案。在第一开口和第二开口中的每一个中形成布线。

公开(公告)号：CN112397384A

公开(公告)日：2021-02-23

申请号：CN202010781737.7

申请日：2020-08-06

Applicant: 三星电子株式会社

Inventor： 金昇辰 ,  李炳铉 ,  崔允荣 ,  金兑奎 ,  全喜淑 ,  崔辅友 ,  洪贤实

IPC: H01L21/311 ,  H01L21/033

Abstract: 可以提供一种制造半导体器件的方法，该方法包括：准备包括晶片内部区域和晶片边缘区域的基板，该晶片内部区域包括芯片区域和划片槽区域；在基板上依次堆叠模制层和支撑层；在支撑层上形成第一掩模层，第一掩模层包括在晶片边缘区域上的第一台阶区域；在第一台阶区域上形成台阶差补偿图案；在第一掩模层和台阶差补偿图案上形成包括开口的第二掩模图案；以及使用第二掩模图案作为蚀刻掩模依次蚀刻第一掩模层、支撑层和模制层以在至少模制层中形成多个孔。