公开(公告)号：CN117711459A

公开(公告)日：2024-03-15

申请号：CN202310989356.1

申请日：2023-08-08

Applicant: 三星电子株式会社

Inventor： 赵诚珍 ,  姜奎彰 ,  朴乾雨 ,  申东学

IPC: G11C11/408 ,  G11C11/418

Abstract: 提供一种半导体装置。所述半导体装置包括：存储器单元阵列，包括电连接到多条字线和多条位线的多个存储器单元；字线驱动电路，包括电连接到所述多条字线的多个子字线解码器；以及控制逻辑，被构造为确定所述多条字线之中的被选择的字线和未选择的字线，并且被构造为控制所述字线驱动电路，使得所述未选择的字线中的与所述被选择的字线相邻的至少一条字线在所述被选择的字线的电压返回到初始电平的时间段中的至少一部分时间段期间被浮置。

公开(公告)号：CN119155997A

公开(公告)日：2024-12-17

申请号：CN202410422790.6

申请日：2024-04-09

Applicant: 三星电子株式会社

Inventor： 朴乾雨 ,  姜奎彰

IPC: H10B12/00 ,  G11C5/06 ,  G11C11/408 ,  G11C11/4097

Abstract: 提供了一种具有行译码器电路架构的存储器件。所述存储器件包括外围电路结构和设置在所述外围电路结构上并与所述外围电路结构竖直交叠的单元阵列结构。所述单元阵列结构可以包括多个存储块，所述多个存储块包括多个竖直沟道晶体管结构和分别连接到所述竖直沟道晶体管结构的多个电容器结构。外围电路结构包括行译码器，所述行译码器连接到所述多个存储块的多条字线，并且所述行译码器包括：第一电路组，所述第一电路组共同连接到所述多个存储块；以及第二电路组，所述第二电路组连接到所述多个存储块中的每一者。

公开(公告)号：CN119967807A

公开(公告)日：2025-05-09

申请号：CN202411567566.2

申请日：2024-11-05

Applicant: 三星电子株式会社

Inventor： 李昌永 ,  朴乾雨 ,  尹炫喆

IPC: H10B12/00 ,  H10B80/00 ,  G11C5/02 ,  G11C5/04 ,  G11C5/06 ,  G11C8/14

Abstract: 一种存储器设备包括第一半导体层和第二半导体层。第一半导体层包括存储器单元阵列。存储器单元阵列连接到多个字线和多个位线，并且包括存储正常数据的多个正常存储器单元和存储ECC数据的多个纠错码（ECC）存储器单元。第二半导体层相对于第一半导体层在竖直方向上安置，并且包括外围电路。外围电路控制存储器单元阵列，并且包括行解码器。第一半导体层中的安置多个ECC存储器单元的区的至少一部分与第二半导体层中的安置行解码器的区的至少一部分在平面图中重叠。

公开(公告)号：CN119964615A

公开(公告)日：2025-05-09

申请号：CN202411453924.7

申请日：2024-10-17

Applicant: 三星电子株式会社

Inventor： 朴乾雨 ,  姜奎彰

IPC: G11C11/4063 ,  H10B12/00 ,  G11C11/408 ,  G11C11/4094

Abstract: 一种半导体存储器件包括第一芯片和第二芯片。第一芯片包括第一单元阵列片以及与第一单元阵列片相邻的第二单元阵列片。第二芯片与第一芯片形成堆叠结构，并且包括第一子字线驱动器和第二子字线驱动器，第一子字线驱动器被配置为生成从第一单元阵列片和第二单元阵列片中的每一个的一侧向第一字线施加的第一驱动信号，第二子字线驱动器被配置为生成从第一单元阵列片和第二单元阵列片中的每一个的与该一侧相对的另一侧向第二字线施加的第二驱动信号。