公开(公告)号：CN118689792A

公开(公告)日：2024-09-24

申请号：CN202410336821.6

申请日：2024-03-22

Applicant: 三星电子株式会社

Inventor： 金纹庆 ,  咸东贤 ,  严映植 ,  元意渊 ,  曹阿拉

IPC: G06F12/0866

Abstract: 缓存包括数据存储器、标签存储器和缓存控制器。数据存储器包括以堆栈结构将外部处理器使用的数据存储在多个缓存行中的堆栈区域。标签存储器存储包括指示存储在对应缓存行中的数据是否已被弹出的无用信息的标签条目。缓存控制器被配置为：当接收到对存储在堆栈区域中的数据的弹出请求时，将存储经受弹出请求的数据的缓存行的无用信息改变为无用状态。

公开(公告)号：CN118694343A

公开(公告)日：2024-09-24

申请号：CN202311588283.1

申请日：2023-11-24

Applicant: 三星电子株式会社

Inventor： 金纹庆 ,  严暎植 ,  元意渊 ,  曹阿拉 ,  咸东贤

IPC: H03K3/027 ,  G01R31/3185 ,  G01R31/3187

Abstract: 一种集成电路包括多个组合逻辑电路；扫描链式电路，所述扫描链式电路包括多个时序逻辑电路，所述多个时序逻辑电路被配置为与第一时钟信号同步地存储所述多个组合逻辑电路的输出值并且与第二时钟信号同步地顺序地提供在第一时间点处存储的第一输出值；以及控制电路，所述控制电路被配置为接收所述第一输出值作为输入值，并且将所述输入值顺序地提供给所述扫描链式电路。所述多个时序逻辑电路被配置为在经过所述第二时钟信号的第一周期时发生的第二时间点处存储第一输入值。所述第一输入值与所述第一输出值相同。

公开(公告)号：CN118689793A

公开(公告)日：2024-09-24

申请号：CN202410333698.2

申请日：2024-03-22

Applicant: 三星电子株式会社

Inventor： 金纹庆 ,  元意渊 ,  咸东贤 ,  严映植 ,  曹阿拉

IPC: G06F12/0868 ,  G06F12/0871

Abstract: 一种电子设备，包括：主存储器；分级连接的多个高速缓存，该多个高速缓存被配置为存储在主存储器中存储的部分数据；以及处理电路，被配置为向多个高速缓存和主存储器发送对期望数据的存储器请求，该存储器请求包括与期望数据相关联的高速缓存分配范围信息，并且多个高速缓存中的每一个被配置为基于高速缓存分配范围信息来确定是否执行对应于存储器请求的操作。