公开(公告)号：CN106970864A

公开(公告)日：2017-07-21

申请号：CN201610474274.3

申请日：2016-06-24

Applicant: 三星电子株式会社

Inventor： 金载烈 ,  林吉珍 ,  宋陈煜 ,  李晟在 ,  具泫奇 ,  咸东贤

IPC: G06F11/267

CPC classification number: G06F13/4036 ,  G06F13/1605 ,  G06F2213/16 ,  G06F2213/36 ,  G06T1/20 ,  G06T2200/28 ,  G06F11/267

Abstract: 提供了一种片上系统、移动终端和用于操作片上系统的方法。用于对片上系统(SoC)的处理器执行死锁控制的SoC包括：处理器，包括多个中央处理器(CPU)核；第一总线，连接到处理器；图形处理单元(GPU)，连接到第一总线；存储器控制器，连接到第一总线；第二总线，连接到处理器；隔离单元，包括被配置为根据隔离信号保持输入至处理器的信号值的逻辑电路；以及死锁控制器，连接到第一总线和第二总线，死锁控制器被配置为通过对隔离单元施加隔离信号将死锁状态下的处理器与第一总线隔离，并且经由第二总线提取死锁状态下的被隔离的处理器的状态信息。

公开(公告)号：CN118694343A

公开(公告)日：2024-09-24

申请号：CN202311588283.1

申请日：2023-11-24

Applicant: 三星电子株式会社

Inventor： 金纹庆 ,  严暎植 ,  元意渊 ,  曹阿拉 ,  咸东贤

IPC: H03K3/027 ,  G01R31/3185 ,  G01R31/3187

Abstract: 一种集成电路包括多个组合逻辑电路；扫描链式电路，所述扫描链式电路包括多个时序逻辑电路，所述多个时序逻辑电路被配置为与第一时钟信号同步地存储所述多个组合逻辑电路的输出值并且与第二时钟信号同步地顺序地提供在第一时间点处存储的第一输出值；以及控制电路，所述控制电路被配置为接收所述第一输出值作为输入值，并且将所述输入值顺序地提供给所述扫描链式电路。所述多个时序逻辑电路被配置为在经过所述第二时钟信号的第一周期时发生的第二时间点处存储第一输入值。所述第一输入值与所述第一输出值相同。

公开(公告)号：CN118689792A

公开(公告)日：2024-09-24

申请号：CN202410336821.6

申请日：2024-03-22

Applicant: 三星电子株式会社

Inventor： 金纹庆 ,  咸东贤 ,  严映植 ,  元意渊 ,  曹阿拉

IPC: G06F12/0866

Abstract: 缓存包括数据存储器、标签存储器和缓存控制器。数据存储器包括以堆栈结构将外部处理器使用的数据存储在多个缓存行中的堆栈区域。标签存储器存储包括指示存储在对应缓存行中的数据是否已被弹出的无用信息的标签条目。缓存控制器被配置为：当接收到对存储在堆栈区域中的数据的弹出请求时，将存储经受弹出请求的数据的缓存行的无用信息改变为无用状态。

公开(公告)号：CN119541578A

公开(公告)日：2025-02-28

申请号：CN202411027762.0

申请日：2024-07-30

Applicant: 三星电子株式会社

Inventor： 金纹庆 ,  严暎植 ,  咸东贤

IPC: G11C11/413

Abstract: 本公开涉及电子装置、存储装置和存储装置操作方法。示例存储装置包括第一存储体、第二存储体、高速缓存控制器和路径选择器。第一存储体包括第一路径组，第一路径组被配置为接收电力并且存储对应于第一地址的第一高速缓存行。第二存储体包括第二路径组，第二路径组被配置为接收电力并且存储对应于第二地址的第二高速缓存行。高速缓存控制器被配置为基于指示停止向第一存储体供应电力的电力控制信号和第一地址来输出指示第二存储体的第二目标。路径选择器被配置为基于第一地址、电力控制信号和第二目标，将第一地址发送到第二存储体。

公开(公告)号：CN106970864B

公开(公告)日：2021-08-10

申请号：CN201610474274.3

申请日：2016-06-24

Applicant: 三星电子株式会社

Inventor： 金载烈 ,  林吉珍 ,  宋陈煜 ,  李晟在 ,  具泫奇 ,  咸东贤

IPC: G06F11/267

Abstract: 提供了一种片上系统、移动终端和用于操作片上系统的方法。用于对片上系统(SoC)的处理器执行死锁控制的SoC包括：处理器，包括多个中央处理器(CPU)核；第一总线，连接到处理器；图形处理单元(GPU)，连接到第一总线；存储器控制器，连接到第一总线；第二总线，连接到处理器；隔离单元，包括被配置为根据隔离信号保持输入至处理器的信号值的逻辑电路；以及死锁控制器，连接到第一总线和第二总线，死锁控制器被配置为通过对隔离单元施加隔离信号将死锁状态下的处理器与第一总线隔离，并且经由第二总线提取死锁状态下的被隔离的处理器的状态信息。

公开(公告)号：CN119541582A

公开(公告)日：2025-02-28

申请号：CN202410950896.3

申请日：2024-07-16

Applicant: 三星电子株式会社

Inventor： 金纹庆 ,  严暎植 ,  咸东贤

IPC: G11C11/419 ,  G06F12/0877 ,  G11C5/14

Abstract: 本公开涉及存储器装置和存储器装置的操作方法。示例存储器装置包括第一存储体、第二存储体和高速缓存控制器。高速缓存控制器被配置为：基于电力控制信号设置哈希函数，并且基于哈希函数、在电力控制信号被输入之后由主装置提供的第一事务，映射第一地址和第二存储体，电力控制信号包括停止将电力供应给第一存储体的指令。

公开(公告)号：CN118689793A

公开(公告)日：2024-09-24

申请号：CN202410333698.2

申请日：2024-03-22

Applicant: 三星电子株式会社

Inventor： 金纹庆 ,  元意渊 ,  咸东贤 ,  严映植 ,  曹阿拉

IPC: G06F12/0868 ,  G06F12/0871

Abstract: 一种电子设备，包括：主存储器；分级连接的多个高速缓存，该多个高速缓存被配置为存储在主存储器中存储的部分数据；以及处理电路，被配置为向多个高速缓存和主存储器发送对期望数据的存储器请求，该存储器请求包括与期望数据相关联的高速缓存分配范围信息，并且多个高速缓存中的每一个被配置为基于高速缓存分配范围信息来确定是否执行对应于存储器请求的操作。