公开(公告)号：CN111326521A

公开(公告)日：2020-06-23

申请号：CN201910874966.0

申请日：2019-09-17

Applicant: 三星电子株式会社

Inventor： 赵始衍 ,  申惠悧 ,  李诚馥 ,  崔庾植 ,  黄善劲

IPC: H01L27/11563 ,  H01L27/1157 ,  H01L27/11582

Abstract: 一种三维(3D)半导体存储器件包括：衬底，包括单元阵列区域、连接区域和在单元阵列区域与连接区域之间的块选择区域；堆叠结构，包括垂直地堆叠在衬底上的水平层，每个水平层包括电极部分和连接部分，电极部分在单元阵列区域和块选择区域上在第一方向上延伸，连接部分设置在连接区域上以在垂直于第一方向的第二方向上连接电极部分；以及块选择栅电极，在块选择区域上与水平层的电极部分的侧壁交叉。每个电极部分包括在单元阵列区域上具有第一导电类型的第一半导体区域，并且包括在块选择区域上具有与第一导电类型不同的第二导电类型的沟道掺杂区域。

公开(公告)号：CN111326521B

公开(公告)日：2023-08-01

申请号：CN201910874966.0

申请日：2019-09-17

Applicant: 三星电子株式会社

Inventor： 赵始衍 ,  申惠悧 ,  李诚馥 ,  崔庾植 ,  黄善劲

IPC: H10B43/00 ,  H10B43/35 ,  H10B43/27

Abstract: 一种三维(3D)半导体存储器件包括：衬底，包括单元阵列区域、连接区域和在单元阵列区域与连接区域之间的块选择区域；堆叠结构，包括垂直地堆叠在衬底上的水平层，每个水平层包括电极部分和连接部分，电极部分在单元阵列区域和块选择区域上在第一方向上延伸，连接部分设置在连接区域上以在垂直于第一方向的第二方向上连接电极部分；以及块选择栅电极，在块选择区域上与水平层的电极部分的侧壁交叉。每个电极部分包括在单元阵列区域上具有第一导电类型的第一半导体区域，并且包括在块选择区域上具有与第一导电类型不同的第二导电类型的沟道掺杂区域。