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公开(公告)号：CN113392953B
公开(公告)日：2025-01-28
申请号：CN202010171150.4
申请日：2020-03-12
Applicant: 澜起科技股份有限公司
IPC: G06N3/0464 , G06N3/0495 , G06N3/082 , G06N3/084
Abstract: 本申请公开了一种用于对神经网络中卷积层进行剪枝的方法和装置。其中用于对神经网络中卷积层进行剪枝的方法包括：获取目标神经网络，目标神经网络包括待剪枝卷积层，待剪枝卷积层包括C个滤波器，每个滤波器中包括K个卷积核，每个卷积核包括M行N列个权重值，其中C、K、M和N为大于等于1的正整数；基于卷积核中权重值的数量M×N和目标压缩率确定每个卷积核中待剪枝的权重值的数量P，其中P为小于M×N的正整数；以及将待剪枝卷积层的每个卷积核中绝对值最小的P个权重值置零，形成剪枝后卷积层。
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公开(公告)号：CN118821856A
公开(公告)日：2024-10-22
申请号：CN202310789595.2
申请日：2023-06-29
Applicant: 澜起科技股份有限公司
IPC: G06N3/0464 , G06N3/08
Abstract: 本申请涉及一种用于卷积神经网络的数据处理方法，卷积神经网络包括第一和第二卷积层，第一卷积层的输出张量作为第二卷积层的权重矩阵，方法包括：将第一卷积层设置为批卷积模式，并对批卷积的参数和第一卷积层待处理的输入张量的参数进行配置，批卷积的参数基于第二卷积层的权重矩阵的第一参数配置，输入张量的参数基于第二卷积层的权重矩阵的第二参数和第一卷积层的输出张量所被存储至的直接存储访问的第一参数配置；对配置后的第一卷积层的输入张量进行批卷积，并根据第二卷积层的权重矩阵的第三参数和直接存储访问的第二参数配置第一卷积层的输出参数。
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公开(公告)号：CN118777828A
公开(公告)日：2024-10-15
申请号：CN202310355906.4
申请日：2023-04-04
Applicant: 澜起科技股份有限公司
Abstract: 本发明提供一种测试电路及包括测试电路的测试装置。测试电路包括信号处理器、第一电阻、第二电阻、第一开关以及第二开关。信号处理器耦接第一驱动端、第二驱动端、第一检测端以及第二检测端。第一电阻耦接在所述第一驱动端以及所述第一检测端间。第二电阻耦接在所述第二驱动端以及所述第二检测端间。第一开关耦接在所述第一检测端与待测组件的第一端间。第二开关耦接在所述第二检测端与待测组件的第二端间。其中，所述第一驱动端通过第一传输导线耦接至所述待测组件的第一端，所述第二驱动端通过第二传输导线耦接至所述待测组件的第二端。
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公开(公告)号：CN113704144B
公开(公告)日：2024-10-01
申请号：CN202010440689.5
申请日：2020-05-22
Applicant: 澜起科技股份有限公司
Abstract: 本申请公开了一种存储器控制器，其耦接在存储模块与主控制器之间以控制主控制器对存储模块的访问，包括耦接在主控制器和存储模块之间的中心缓冲器。中心缓冲器经由命令/地址信道从主控制器接收命令/地址信号并选择性地向存储模块提供命令/地址信号。命令/地址信号具有用于标识来源的身份认证信息。中心缓冲器包括验证模块，其耦接至命令/地址信道以接收命令/地址信号和身份认证信息，被配置为根据身份认证信息判断命令/地址信号是否符合权限管理规则；访问控制模块，其耦接至命令/地址信道以接收命令/地址信号并且耦接至验证模块以接收判断结果，被配置为根据判断结果对命令/地址信号进行处理以选择性地向存储模块发送命令/地址信号。
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公开(公告)号：CN111726108B
公开(公告)日：2024-09-17
申请号：CN201910205015.4
申请日：2019-03-18
Applicant: 澜起科技股份有限公司
IPC: H03K5/134
Abstract: 本申请公开了一种延迟电路、时钟控制电路以及控制方法，延迟电路，包括藕接成一链的N级延迟单元，每级延迟单元包括四态门电路和反相电路，每级的四态门电路和反相电路的输入端相连，反相电路的另一输入端与下一级反相电路的输出相连；输入信号连接至第一级四态门电路、反相电路的输入端，并逐级通过四态门电路、反相电路延迟一定时间输出。
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Patent Agency Ranking
公开(公告)号：CN111985628B
公开(公告)日：2024-04-30
申请号：CN201910440000.6
申请日：2019-05-24
Applicant: 澜起科技股份有限公司
IPC: G06N3/063 , G06N3/0464 , G06N3/08
Abstract: 本申请公开了一种计算装置以及包括该计算装置的神经网络处理器。计算装置包括阵列排布的一列或多列计算单元，每列计算单元中的至少一个计算单元包括：运算参数存储器，用于存储一个或多个运算参数；运算器，用于接收输入数据，并且利用所述运算参数存储器中存储的运算参数对所述输入数据进行运算；以及地址控制器，其用于向所述运算参数存储器提供地址控制信号以控制所述运算参数的存储与输出。
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公开(公告)号：CN116415273A
公开(公告)日：2023-07-11
申请号：CN202210016457.6
申请日：2022-01-07
Applicant: 澜起科技股份有限公司
Abstract: 本申请提供一种基于国产密码算法的数据加解密系统及其方法。系统包括：主机系统、序列器、硬件处理器、多个直接存储器访问模块和多个密码引擎，密码引擎包括输入和输出缓冲器、对称加解密和摘要算法模块；主机系统确定加解密和/或摘要计算方式并生成对应的加解密和/或摘要计算命令；序列器对加解密和/或摘要计算命令进行解析生成控制流命令，通过控制流命令控制一个或多个直接存储器访问模块将加解密数据发送到一个或多个密码引擎的输入缓冲器；硬件处理器根据加解密和/或摘要计算命令控制对称加解密算法模块对加解密数据进行加解密计算和/或控制摘要算法模块对加解密数据进行摘要计算，将计算结果经由直接存储器访问模块发送到主机系统。
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公开(公告)号：CN116301727A
公开(公告)日：2023-06-23
申请号：CN202111466061.3
申请日：2021-12-03
Applicant: 澜起科技股份有限公司
Abstract: 本申请提供一种数据处理方法及加速单元。所述数据处理方法包括：S11，读取目标矩阵的首行作为目标行；S12，根据预先设定的偏移量，对所述目标行中的元素进行第一方向的移位，并将移位后的目标行中的元素写入各自对应的行缓存器中；S13，若所述目标行不是所述目标矩阵的最后一行，且所述行缓存器中存在可用空间，则从所述目标矩阵中读取所述目标行的下一行作为新的目标行，循环执行步骤S12～S13；S14，根据预设规则，从各行缓存器中读取对应的元素，将读取的元素合并为一行写入输出缓存器中，循环执行此步骤直到所述行缓存器中的所有元素均写入输出缓存器。所述数据处理方法能够在基于流水线加速单元结构的计算机系统中实现高效的矩阵转置操作。
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公开(公告)号：CN116263587A
公开(公告)日：2023-06-16
申请号：CN202111529249.8
申请日：2021-12-14
Applicant: 澜起科技股份有限公司
Inventor： 李毅
IPC: G05B19/048
Abstract: 本申请涉及一种具有安全管理设备的控制系统，所述控制系统包括：总线；一个或多个工作设备，所述工作设备耦接至所述总线以通过各自的通信协议与所述总线传输数据；一个或多个安全监控管理器，所述安全监控管理器耦接在所述工作设备和所述总线之间，被配置为侦听所述耦接的工作设备与所述总线之间传输的数据，判断所述数据是否符合预定权限管理规则以生成判断结果，并根据所述判断结果选择性地允许将所述数据发送至所述总线或所述耦接的工作设备；以及中央安全管理器，其耦接至所述安全监控管理器，所述中央安全管理器被配置为对每个所述安全监控管理器中使用的预定权限管理规则进行配置。
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公开(公告)号：CN116259555A
公开(公告)日：2023-06-13
申请号：CN202111509808.9
申请日：2021-12-10
Applicant: 澜起科技股份有限公司
Inventor： 张雄
IPC: H01L21/66
Abstract: 本申请公开了一种芯片边缘裂纹的探测结构及其探测方法。在一个实施例中，该探测结构包括：位于芯片切割道和密封环之间的测试环，其中，所述芯片内部包括两个用于测试所述测试环的连接性的测试引脚，所述密封环包括位于衬底中的P型掺杂环和用于隔离所述密封环和所述测试环的浅沟槽隔离区域，所述浅沟槽隔离区域中形成有分别与所述两个测试引脚电连接的N型掺杂区；所述测试环包括位于所述衬底上的多层互连结构并且所述互连结构通过所述N型掺杂区与所述两个测试引脚电连接。本申请可以检测晶圆制造、切割和封装过程中的边缘裂纹，降低可靠性风险。
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