公开(公告)号：CN119182738A

公开(公告)日：2024-12-24

申请号：CN202411701420.2

申请日：2024-11-26

Applicant: 无锡芯领域微电子有限公司

Inventor： 雷英

IPC: H04L49/112 ,  H04L49/111 ,  H04L12/40

Abstract: 本发明公开了一种应用于PCIE switch端口WRR相位表的动态适配方法及系统，所述方法包括步骤1、根据PCIE switch的lane总数和单一端口最多支持的lane数确定WRR相位表排布时横向的相位数；步骤2、根据单一端口最多可配置的lane数和单一端口最少可配置的lane数，确定WRR相位表竖向排列时区块的相位数；步骤3、根据端口的链路速度确定WRR相位表竖向排列的区块数量；步骤4、计算WRR相位表最少所需的相位数，基于步骤1‑3进行分区块排布；步骤5、根据端口链路宽度和端口链路速度，用端口编号填充WRR相位表，实现各端口权重与各端口带宽的匹配。

公开(公告)号：CN118626157A

公开(公告)日：2024-09-10

申请号：CN202410897480.X

申请日：2024-07-05

Applicant: 无锡芯领域微电子有限公司

Inventor： 钱定科 ,  王国澎

IPC: G06F9/4401 ,  G06F11/14 ,  G06F13/42

Abstract: 本发明公开了一种支持多种总线接口的EEPROM高效自动加载方法，包括：步骤1、系统上电或复位时，由本地芯片发起对应的自动加载请求，启动芯片的初始化；步骤2、此时自动加载总线从起始字地址开始，从EEPROM中读取数据，直到结束字地址；步骤3、若启用了加密算法的设置，则本地芯片还有四种不同的算法机制，根据用户配置可以对数据进行解密，若解密成功，则进入步骤４，解密失败，则重复步骤1‑３，再次读取EEPROM，当累计n（根据用户需求配置）次数据校验错误时，则状态机进程将结束并将错误结果记录在本地状态寄存器中。

公开(公告)号：CN115086102B

公开(公告)日：2024-02-02

申请号：CN202210549048.2

申请日：2022-05-20

Applicant: 无锡芯领域微电子有限公司

Inventor： 姚力 ,  吴新 ,  杨海超

IPC: H04L12/40 ,  H04L47/62

Abstract: 本发明涉及FlexRay通信技术领域，具体公开了一种基于flexray总线的网络间快速数据交换方法，包括：分别对获取到的第一flexray总线的数据和第二flexray总线的数据进行解码，对应得到第一flexray总线的解码数据和第二flexray总线的解码数据；将上述解码数据进行存储并编码，对应得到第一flexray总线的编码数据和第二flexray总线的编码数据；将上述编码数据通过总线驱动器转发出去。本发明还公开了一种基于flexray总线的网络间快速数据交换装置及系统。本发明提供的基于flexray总线的网络间快速数据交换方法，实现了一个flexray控制器从两条FlexRay总线收发数据，能高效的实现两个FlexRay通信网络的数据交互。

公开(公告)号：CN118659853A

公开(公告)日：2024-09-17

申请号：CN202410897813.9

申请日：2024-07-04

Applicant: 无锡芯领域微电子有限公司

Inventor： 吴新

IPC: H04J3/06

Abstract: 本发明公开了一种多EtherCAT网段之间的时钟同步方法，包括：步骤1、多EtherCAT网段对各自内部的多个从站的时钟进行同步；步骤2、MCU产生一个脉冲信号LATCH；步骤3、ESC1、ESC5检测到LATCH信号的上升沿时，锁存本地系统时间，分别为T1、T5；步骤4、MCU读ESC1锁存的LATCH上升沿的时间T1，并将T1写入ESC5中；步骤5、ESC5比较T5和T1，若T5>T1，将本地时间调慢；若T5

公开(公告)号：CN115437695B

公开(公告)日：2024-01-23

申请号：CN202210765360.5

申请日：2022-07-01

Applicant: 无锡芯领域微电子有限公司

Inventor： 王永清

IPC: G06F9/38

Abstract: 本发明公开了一种分支延时槽处理方法，包括：步骤一，执行站台发起分支跳转取指请求；步骤二，关联一个ID号；步骤三，取得的指令携带其ID号控制取指并管理取指缓冲；步骤四，分支延时槽计数器计满后切换ID号；步骤五，清除原ID号对应的取指缓冲，同时从新ID号对应的取指缓冲中派发指令。本发明还公开了一种分支延时槽处理装置。克服了现有技术的缺陷，保证分支延时槽指令正确执行同时尽可能减少冗余取指，提升取指效率，进而提升超长指令字核心性能。

公开(公告)号：CN115236485B

公开(公告)日：2023-11-03

申请号：CN202210721721.6

申请日：2022-06-24

Applicant: 无锡芯领域微电子有限公司

Inventor： 姚力 ,  钱定科

IPC: G01R31/28

Abstract: 本发明属于集成电路检测技术领域，提供了一种基于片内自建测试的快速检测装置，包括:CPU主机，通过控制接口连接PBIST控制器，对PBIST控制器发送检测指令；PBIST控制器，连接PBIST‑ROM和数据信息寄存器，分别将检测算法发送到相应模块，并且接收反馈指令；PBIST‑ROM，连接PBIST控制器，供PBIST控制器读取检测算法；数据信息寄存器，分别与各模块和PBIST控制器相连，记录检测信息；内存数据路径，一种读写逻辑，对算法排序，依次执行。同时，本发明还提供了一种基于片内自建测试的快速检测方法。

公开(公告)号：CN116938686A

公开(公告)日：2023-10-24

申请号：CN202311065734.3

申请日：2023-08-23

Applicant: 无锡芯领域微电子有限公司

Inventor： 钱定科

IPC: H04L41/0654 ,  H04L43/0823

Abstract: 本发明公开了一种基于以太网传输的增强型链路错误检测和处理方法包括：检测方法，用于检测MII端口错误发生累计次数及基于错误发生累计次数判断是否进入处理方法；处理方法，用于断开错误端口的链接，重新启动链路自动协商功能；重新启动时，ESC本地循环及链路伙伴自身本地循环关闭，直至链路自动协商完成，且当链路重新连接上时，双方打开各自本地循环。本发明通过对MII端口上错误信号的实时检测功能，对端口状态进行硬件自动控制，不用用户手动对错误端口进行排查，该功能直接保证了传输过程中物理链路的稳定以及两个设备的工作模式是否成功匹配上，更能直接从实际数据的准确性上判断一个传输端口是否正常工作。

公开(公告)号：CN119865392A

公开(公告)日：2025-04-22

申请号：CN202510076487.X

申请日：2025-01-17

Applicant: 无锡芯领域微电子有限公司

Inventor： 雷英 ,  王永清 ,  王国彭

IPC: H04L12/40 ,  H04L47/76

Abstract: 本申请公开了一种PCIe Switch WRR仲裁的实现方法，涉及计算机技术领域，实现方法包括以下步骤：S100.根据每个请求源的TLP指示信号生成源端仲裁请求信号；S200.根据WRR相位表，将每一个相位值对应编号请求源的仲裁请求译码成相位仲裁请求；S300.采用动态掩码方式对相位仲裁请求序列执行快速轮询仲裁；S400.根据授权的相位仲裁请求位置还原出该相位仲裁请求对应的原始请求源的编号，根据原始请求源的编号将该请求源的TLP报文通过目的端口输出。本申请采用动态掩码方式查询相位仲裁请求序列中的授权相位，在一个周期内即可出结果，逻辑简单且延时小。在性能表现方面，比常规的一个周期查询一个请求的方式大幅提高；在占用资源方面，比常规的通过状态机实现多个请求源逐个跳转的方式节省大量资源。因此，本申请采用动态掩码方式进行轮询仲裁，具有逻辑延时小，时序特性好，处理性能高，占用资源少等优势。

公开(公告)号：CN115328267A

公开(公告)日：2022-11-11

申请号：CN202210829376.8

申请日：2022-07-15

Applicant: 无锡芯领域微电子有限公司

Inventor： 彭缪

IPC: G06F1/04 ,  G06F15/78

Abstract: SOC芯片内部对时钟频率偏差要求高，芯片在长时间工作及多变的工作环境条件下，会累积或瞬时产生时钟偏差。本发明公开了一种基于片上时钟比较的动态时钟调节方法，包括时钟比较模块发送一个测量信号给时钟，触发一次时钟测量；计数器count0、count1和valid0重新加载预加载值；计数器count0和count1同时开始向下计数；计数器valid0开始向下计数；计数器停止，寄存器保存数据；输出中断信号，测量完成。同时，本发明还公开了一种基于片上时钟比较的动态时钟调节装置。

公开(公告)号：CN115236485A

公开(公告)日：2022-10-25

申请号：CN202210721721.6

申请日：2022-06-24

Applicant: 无锡芯领域微电子有限公司

Inventor： 姚力 ,  钱定科

IPC: G01R31/28

Abstract: 本发明属于集成电路检测技术领域，提供了一种基于片内自建测试的快速检测装置，包括:CPU主机，通过控制接口连接PBIST控制器，对PBIST控制器发送检测指令；PBIST控制器，连接PBIST‑ROM和数据信息寄存器，分别将检测算法发送到相应模块，并且接收反馈指令；PBIST‑ROM，连接PBIST控制器，供PBIST控制器读取检测算法；数据信息寄存器，分别与各模块和PBIST控制器相连，记录检测信息；内存数据路径，一种读写逻辑，对算法排序，依次执行。同时，本发明还提供了一种基于片内自建测试的快速检测方法。