一种边缘计算任务卸载的冗余剔除方法及系统

    公开(公告)号:CN116208610A

    公开(公告)日:2023-06-02

    申请号:CN202310210614.1

    申请日:2023-03-07

    Abstract: 本发明涉及边缘计算技术领域,提供了一种边缘计算任务卸载的冗余剔除方法,包括:S1:上层网络节点卸载来自下层网络节点的待处理任务数据;S2:所述上层网络节点采用布隆滤波器对进入所述上层网络节点的所述待处理任务数据中的冗余数据包进行剔除,剔除相同的所述待处理任务数据,保留不同的所述待处理任务数据;S3:对保留下来的不同的所述待处理任务数据进行包括计算或转发在内的处理。通过对任务数据进行哈希运算,根据哈希值判定是否是完全相同的任务,实现剔除冗余的功能,避免无谓的算力浪费。

    一种基于星载时间触发的任务规划工具的设计方法

    公开(公告)号:CN116192724A

    公开(公告)日:2023-05-30

    申请号:CN202310190723.1

    申请日:2023-03-02

    Abstract: 本发明公开了一种基于星载时间触发的任务规划工具的设计方法,涉及星载电子设备技术领域,该工具根据待调度网络的输入信息,计算调度周期,任务传输路径和业务时间长度,以网络设备节点接收和发送时刻为优化变量,以最小化网络各时间触发业务的响应时延为优化目标建立优化问题,通过解决问题得到各个网络节点的时间调度表,进而设置调度指令完成调度过程。该工具在满足约束条件的同时优化了星载高可靠时间触发网络的传输性能,保证了星载高可靠时间触发网络的严格时间确定性和网络流量传输高完整性。

    一种加速多路星上载荷文件存储的方法

    公开(公告)号:CN111209228B

    公开(公告)日:2023-05-26

    申请号:CN202010008656.3

    申请日:2020-01-02

    Abstract: 本发明提供了一种加速多路星上载荷文件存储的方法,通过采用两级缓存和多线程流水作业的处理方法加速多路星上载荷文件的存储。在载荷数据接收线程中,第一级缓存利用循环队列和计数信号量相互配合,通过读写指针控制,不做区分的从外部接口接收各路载荷数据包。在载荷数据处理线程中,第二级缓存针对每一路载荷数据采用双缓存交替读写,同时配合状态机控制每个缓存的空、接收和存储状态。在载荷数据存储线程中,将状态为存储的缓存中的载荷数据按存储器页大小写入文件中存储。第一级缓存快速地接收下外部的多路载荷数据,第二级的双缓存乒乓操作,加速每路载荷文件数据的快速存储,充分利用处理器资源,达到加速多路星上载荷文件存储的效果。

    一种分布式系统的时序控制与同步方法

    公开(公告)号:CN113810167B

    公开(公告)日:2023-05-09

    申请号:CN202111135710.1

    申请日:2021-09-27

    Abstract: 本发明公开了一种分布式系统的时序控制与同步方法,该方法包括:S100:预设时序控制与同步策略,编写时序控制与同步程序,并在进行封装后形成节点控制程序包,以使节点控制程序包作为独立线程在对应节点上运行;S200:基于各节点中封装后的节点控制程序包,根据不同的场景分类,在对应节点的发送数据处以及接收数据处,利用节点控制程序包对本地节点及相邻节点执行包括不做控制、挂起、暂停、缓存、恢复在内的不同时序控制,以便分布式系统网络的全局时序控制与同步。本发明结同步机制简单、低功耗,利用数据流保证节点间的依赖关系,并且收发同步不因节点的运行速度差异而变换,不需要引入额外控制端。

    一种基于TSC695处理器的可加载型通用RAM自测试方法

    公开(公告)号:CN112951314B

    公开(公告)日:2023-05-05

    申请号:CN202110136085.6

    申请日:2021-02-01

    Abstract: 本发明公开了一种基于TSC695处理器的可加载型通用RAM自测试方法,包括以下步骤:编译生成低地址段的测试程序模块,编译生成高地址段的测试程序模块,低、高两部分测试模块连接生成加载程序,加载程序通过串口加载到RAM中运行,判断低地址段程序是否发生RAM异常和测试结束,运行低地址段测试模块测试高地址段RAM读写,将高地址段测试模块代码转存至高地址段,跳转至高地址段,判断高地址段测试程序是否发生RAM异常和测试结束和运行高地址段测试模块测试低地址段RAM读写。本发明解决了计算机验收测试时将测试程序加载到RAM上实现RAM自测试时测试难以全面覆盖的问题。

    运载火箭测试控制系统的可配置信息流管理方法

    公开(公告)号:CN111262729B

    公开(公告)日:2023-03-14

    申请号:CN202010020263.4

    申请日:2020-01-08

    Abstract: 本发明提供了一种运载火箭测试控制系统的可配置信息流管理方法,应用在包含控制终端、执行终端、显示终端的运载火箭测试控制系统中,该方法包括:步骤1:通过配置文件对信息流格式进行配置,并对信息流内容进行解析;步骤2:通过配置文件分别对各个终端进行配置,并建立与各个终端的网络连接;所述终端包括:控制终端、执行终端、显示终端;步骤3:动态显示各个终端的信息流;步骤4:对各个终端之间传输的信息流进行调度。通过可配置信息流管理方法可以有效简化测试控制环节的信息流管理工作,减少了设计人员后期维护的工作量,并提高了信息流管理的效率和灵活性。

    一种星载高速交换存储一体化缓存控制方法及装置

    公开(公告)号:CN115766627A

    公开(公告)日:2023-03-07

    申请号:CN202211397502.3

    申请日:2022-11-09

    Abstract: 本发明公开一种星载高速交换存储一体化缓存控制方法,包括:将缓存以预设的最小单元或最小单元的整数倍划分成多个块,其中,每个块由meta区和数据区组成;接收输入端口的数据包,将接收的数据存入相应的缓存中;在每个块接收完成对应数据后还具有大于所述最小单元的缓存地址为空的情况下,将该为空的缓存地址以预设的最小单元或最小单元的整数倍划分出独立的块。本发明可以有效地提高缓存空间的利用率和存取速度。如果某个数据块只被部分占用,可以将其以64bytes为单元分裂成更小的块,为每一个新的数据块定义头尾指针,提高存入效率。如果数据块的占用率较低,可以将较小的数据块合并和相应的头尾指针合并,提高了网络设备调度的实时性。

    三冗余计算机时钟中断检测和同步方法及计算机系统

    公开(公告)号:CN113190082B

    公开(公告)日:2023-02-07

    申请号:CN202110588588.7

    申请日:2021-05-27

    Abstract: 本发明提供了一种三冗余计算机时钟中断检测和同步方法及计算机系统,包括:S1:控制钟源产生同步脉冲;S2:检测同步脉冲的脉冲宽度以及周期,对同步脉冲的脉宽和周期进行计数,确定同步脉冲是否在处于正常状态,且在同步脉冲处于正常状态时触发步骤S2;S3:控制每个同步脉冲进行中断产生多个周期性脉冲信号;S4:设置三个同步周期性脉冲信号的钟源选择配置寄存器,以用于存储周期性脉冲信号对应的标志位;S5:检测周期性脉冲信号的脉冲宽度,判断周期性脉冲信号是否处于正常状态,且在处于正常状态时,通过提供标志位供应用软件读取,作为应用软件选源依据。本发明能够完成三冗余计算机的软件同步问题,提高了冗余系统软件运行的同步性和可靠性。

    一种基于星载操作系统的软硬件协同防护单粒子设计方法

    公开(公告)号:CN111506451B

    公开(公告)日:2023-01-20

    申请号:CN202010314754.X

    申请日:2020-04-20

    Abstract: 本发明公开了一种基于星载操作系统的软硬件协同防护单粒子设计方法。在运行于虚拟地址空间中的星载操作系统中,该方法的使用能够及时知晓内存发生单粒子翻转,并能够采取必要的措施进行纠错。同时,该方法能够采取软件方式对较脆弱的Cache进行周期性刷新,保证Cache中的数据不会“脏”;或者“脏”时,能够通过无效数据Cache中的数据,达到对单粒子的防护,极大提高星载系统的可靠性和安全性。相比于单依靠软件,或者单依靠硬件实现单粒子防护,具有易实现、可靠且灵活度更特点,且具有较强的工程实践价值。且本发明将EDAC当作设备进行抽象,增强系统模块集成能力和设备统一规范化,提高了软件的可靠性和可维护性。

    以处理器为核心的电路时序测量方法和装置

    公开(公告)号:CN111241764B

    公开(公告)日:2022-09-13

    申请号:CN202010000764.6

    申请日:2020-01-02

    Abstract: 本发明提供了一种以处理器为核心的电路时序测量方法和装置,该方法包括:确定以处理器为核心的电路访存关系,列出连接器件的输入输出管脚表;根据管脚表,确定信号传输链路径测量点;对路径测量点进行分析,得到信号特性列表;获得各个器件与时序相关的端点信号数据;将端点信号数据与器件手册数据比对,得到时序分析结果。本发明可以在不完全测试的情况下,将信号因传输链路造成的变性引入测量中,将测量和分析结果相结合,获得最接近于完全测量的信号,可以用于分析电路的时序是否满足器件手册的时序关系,适用于无法直接在器件管脚测量全部电路信号特性的情况。

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