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公开(公告)号：CN111007524B
公开(公告)日：2023-03-24
申请号：CN201911067745.9
申请日：2019-11-04
Applicant: 西安电子科技大学
Abstract: 本发明公开了一种应用于TOF技术的多SPAD门控模拟计数电路，包括A×B个多SPAD的门控模拟计数子电路，A、B均为正整数，其中，所述多SPAD的门控模拟计数子电路包括：SPAD单元；门控单元，连接所述SPAD单元；模拟计数单元，连接所述门控单元；复位单元，连接所述门控单元和所述模拟计数单元；输出单元，连接所述模拟计数单元。本发明公开的多SPAD门控模拟计数电路通过采用门控技术和模拟计数方式节省了芯片面积，提高了工作效率，抑制了背景光噪声的干扰，同时还能够满足大阵列化使用要求。
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公开(公告)号：CN114883301B
公开(公告)日：2023-03-21
申请号：CN202210474339.X
申请日：2022-04-29
Applicant: 西安电子科技大学
IPC: H01L23/538 , H01L25/00 , H01L21/768 , H03K17/62 , G06F15/173 , G06F15/78
Abstract: 本发明属于电子电路技术领域，具体涉及一种可重构网络拓扑结构及实现方法，主要解决现有基于大SoC的微系统功能固化、扩展性差、设计周期长、成本高的问题。其包括可重构网络拓扑控制单元(1)、焊盘(2)、锥形硅通孔(3)、重新布线层(4)、微凸点(5)、Chiplet(6)、开关矩阵(7)及多个晶圆(8)；可重构网络拓扑控制单元、开关矩阵集成在第一层晶圆上，Chiplet集成在第二层晶圆上；焊盘、锥形硅通孔、重新布线层、微凸点用于实现微系统电气互连，可重构控制单元用于对Chiplet进行灵活配置，实现一套硬件快速构建多种功能的一个或多个微系统。本发明具有高度的功能重构能力与扩展能力，可用于微系统设计。
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公开(公告)号：CN115800451A
公开(公告)日：2023-03-14
申请号：CN202211538519.6
申请日：2022-12-02
Applicant: 西安电子科技大学
IPC: H02J7/00
Abstract: 本发明公开了一种多通道电池管理数字控制集成电路及电池管理电路，包括：模拟电路单元，包括主通道、均衡通道和辅助通道；稳压单元，提供电源电压；振荡单元，提供时钟信号；数字控制单元，当根据指令生成转换信号时，根据时钟信号向目标通道的控制开关发送状态切换信号；当生成均衡信号时，根据时钟信号向目标均衡通道发送均衡控制信号；当生成读/写信号时，将该信号发送至寄存器单元；目标通道在自身的控制开关根据状态切换信号进行通断状态的切换后采集数据；目标均衡通道在自身的控制开关根据均衡控制信号进行通断状态的切换后，对相应电池模块均衡；寄存器单元，根据读/写信号写入配置数据或读出存储的数据，根据采集数据确定状态信息。
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公开(公告)号：CN112187264B
公开(公告)日：2023-03-14
申请号：CN202010917286.5
申请日：2020-09-03
Applicant: 西安电子科技大学
Abstract: 本发明公开了一种超高速时域交织模数转换器的宽频时钟校准方法，包括：获取每个通道的时钟抖动范围；基于所获取的时钟抖动范围，对各个通道执行至少一轮时钟检测，得到至少一组时钟抖动值；在每轮时钟检测中，针对每个通道，基于时钟抖动范围，以两个相邻通道作为参考通道，利用二分法搜索最小时钟抖动误差对应的时钟抖动值；基于至少一组时钟抖动值，确定待校准的时钟抖动值；根据待校准的时钟抖动值对量化码进行补偿；其中，各轮时钟检测中对通道的检测顺序不同；每个通道的时钟抖动误差为：该通道的两个相邻通道各自与该通道的自相关函数值之差。本发明可以进一步提高对超高速模数转换器的时钟校准精度，降低校准误差。
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公开(公告)号：CN112087214B
公开(公告)日：2023-03-14
申请号：CN202010964493.6
申请日：2020-09-15
Applicant: 西安电子科技大学
Abstract: 本发明公开了一种TSV耦合和RDL互连的片上无源巴伦及制作工艺，巴伦结构包括硅基片以及依次设置在其上的TSV耦合单元、底部RDL互连线、顶部互连线和接地通孔。TSV耦合单元由TSV两两电容性耦合形成。顶部互连线设置在硅基片的顶部，RDL互连线则设置在硅基片的底部，每段均由两条平行的矩形导体组成。多组顶部互连线、耦合单元与RDL互连线连接形成曲折线形的巴伦总耦合路径。本发明可用于实现将单端非平衡信号转换为双端平衡输出信号的巴伦电路功能，与现有技术相比具有集成密度更高、垂直互连串扰与噪声更小、可选频率范围广的优点。
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Patent Agency Ranking
公开(公告)号：CN113556122B
公开(公告)日：2023-03-10
申请号：CN202110639527.9
申请日：2021-06-08
Applicant: 西安电子科技大学
Abstract: 本发明提供的一种应用于时间域模数转换器的高速高线性度电压时间转换器，较于传统的电压时间转换器可以允许输入信号的共模电压处于较低的值，更适合用于混合架构模数转换器的第二级时间域模数转换器。并且传统电压时间转换器大多数通过抬高输入共模电压来提高线性度，而本发明则是运用辅助电流支路，在复位阶段时导通M4，使M4的源端电压变为共模电压值VCM，相较于传统电压时间转换器在复位阶段中M2的漏端电压接近VDD，影响电流源的线性度的结构，本发明结构的电流源在能够在较低的输入共模电压下实现高线性度。
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公开(公告)号：CN114171876B
公开(公告)日：2023-02-28
申请号：CN202111363254.6
申请日：2021-11-17
Applicant: 西安电子科技大学重庆集成电路创新研究院
IPC: H01P5/16
Abstract: 本发明涉及一种Ka波段宽阻带滤波功分器，包括依次层叠的第一金属层、介质层和第二金属层，第一金属层的侧壁上设置有输入耦合线、第一输出耦合线和第二输出耦合线，第一金属层的中间开设有S型凹槽；介质层中贯穿有多个导体柱，多个导体柱与第一金属层、第二金属层形成第一谐振腔、第二谐振腔、第三谐振腔、第四谐振腔和第五谐振腔。该滤波功分器的输入耦合线和输出耦合线深入到谐振腔的内部，采用输入输出深馈线的结构实现电耦合，与第二谐振腔、第三谐振腔之间利用S型凹槽结构实现的电耦合，共同构成了滤波器合理的耦合矩阵，并利用各个寄生电磁模式的分布特点实现了对高次模腔间耦合的有效抑制，实现了优秀的滤波功分器带外抑制特性。
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公开(公告)号：CN113315522B
公开(公告)日：2023-02-24
申请号：CN202110462201.3
申请日：2021-04-27
Applicant: 西安电子科技大学
IPC: H03M3/02
Abstract: 本发明公开了一种24位低失真Sigma‑Delta模数转换器，包括第一级积分器，用于将模数转换器输入信号与反馈信号的差值进行积分，获得第一级积分器输出信号；第二级积分器，用于获得第二级积分器输出信号；Flash量化器模块，用于将模拟信号量化为数字信号并获得16位温度计码；DWA模块，用于将16位温度计码转为5位二进制码，同时获得加权平均后的数字信号；反馈DAC模块，用于将所述数字信号转换为模拟反馈信号；数字抽取滤波器模块，用于对5位二进制码进行数字滤波并降采样并截取高位24位数字码。本发明通过采用级联积分器前馈结构并引入从输入到量化器的直接前馈路径，使电路中非理想非线性因素无法直接作用在输入信号上，实现整体系统低失真特性。
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公开(公告)号：CN112290949B
公开(公告)日：2023-02-24
申请号：CN202010997132.1
申请日：2020-09-21
Applicant: 西安电子科技大学
IPC: H03M1/34
Abstract: 本发明实施例提供了一种共模电平切换高速比较器，该比较器采用两级锁存结构，第一级预放大器采用高时钟信号CLKH驱动，第一级锁存电路、第二级锁存电路采用低时钟信号CLKL驱动，第一级预放大器采用高电源电压，第一级锁存电路、第二级锁存电路采用低电源电压，通过抬高第一级预放大器的电源电压和时钟，提高了比较器的共模输入电平，并且后两级的锁存电路，使输出共模范围降回低电平范围，因此提高比较器速度的同时，避免了失真和击穿问题，可以提升数模转化器ADC的整体性能。
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公开(公告)号：CN112152627B
公开(公告)日：2023-02-24
申请号：CN202010864749.6
申请日：2020-08-25
Applicant: 西安电子科技大学
IPC: H03M1/14
Abstract: 本发明实施例提供的一种应用于GS/s流水线ADC推挽输出级作驱动的高速MDAC，通过在运放输出端与流水线ADC第二级之间加入推挽输出级，推挽输出级电路的加入隔离了运放与流水线ADC第二级采样电容，从而减小了运放所驱动的负载电容。此外推挽输出级电路本身具有高容性负载驱动能力的特点，所以推挽输出级电路可以将运放传递来的余差信号快速建立在流水线ADC第二级采样电容上。相较于传统的运放直接连接流水线第二级的采样电容的结构，本发明缩短了整体MDAC的建立时间，实现了高速MDAC。
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