公开(公告)号：CN204257214U

公开(公告)日：2015-04-08

申请号：CN201420769481.8

申请日：2014-12-08

Applicant: 安徽大学

Inventor： 李正平 ,  彭春雨 ,  闫锦龙 ,  卢文娟 ,  陶有武 ,  谭守标 ,  陈军宁 ,  周永亮

IPC: G11C16/20

Abstract: 本实用新型公开了一种双列交错复制位线电路，其时钟信号线CK直接连接到正接的第一组2N个放电单元RC的第一字线控制信号端WLL上，在时钟信号有效时，与第一组2N个放电单元RC的第一位线信号端BL连接的第一复制位线RBL放电；随后，第一复制位线RBL通过第一反相器I1连接到反接的第二组2N个放电单元RC的第一字线控制信号端WLL上，因此与第二组2N个放电单元RC的第一位线信号端BL连接的第一复制位线RBL继续放电，最后通过第二反相器I2向存储阵列模块输出灵敏放大器使能信号SAE。本实用新型实施例能够提高SRAM时序产生电路工艺鲁棒性，并且可以在不改变传统放电单元RC内部结构的情况下进一步降低工艺偏差。

公开(公告)号：CN204257213U

公开(公告)日：2015-04-08

申请号：CN201420769478.6

申请日：2014-12-08

Applicant: 安徽大学

Inventor： 彭春雨 ,  李正平 ,  谭守标 ,  陶有武 ,  卢文娟 ,  闫锦龙 ,  周永亮 ,  陈军宁

IPC: G11C11/412 ,  G11C7/18

Abstract: 本实用新型公开了一种串行双端复制位线电路，当时钟信号有效时，由于时钟信号线CK直接连接到2N个放电单元RC的第一时钟信号端CK1上，因此与放电单元RC的第一位线信号端BL连接的第一复制位线RBL放电；随后，由于第一复制位线RBL通过第一反相器I1连接到2N个放电单元RC的第二时钟信号端CK2上，因此与放电单元RC的第二位线信号端BLB连接的第二复制位线RBLB放电，最后通过第二反相器I2向存储阵列模块输出灵敏放大器使能信号SAE。本实用新型实施例能够提高SRAM时序产生电路工艺容忍能力，可以在不影响位线预充时间的情况下将工艺偏差降低为传统复制位线的1/2。

公开(公告)号：CN202662294U

公开(公告)日：2013-01-09

申请号：CN201220229413.3

申请日：2012-05-22

Applicant: 安徽大学

Inventor： 柏娜 ,  吴秀龙 ,  谭守标 ,  李正平 ,  孟坚 ,  陈军宁 ,  徐超 ,  洪琪 ,  周燕

IPC: G11C29/12 ,  G11C29/14

Abstract: 一种基于BIST控制的可编程SRAM时序控制电路，包括BIST模块、控制单元以及含有可编程时序控制模块的SRAM模块，其特征是：可编程时序控制模块设有可编程读、写时序控制电路、字线WLL负载复制单元以及读、写位线负载复制单元，可编程读、写时序控制电路的输入为控制单元输出的读、写控制信号，可编程读、写时序控制电路的输出分别连接字线负载复制单元及读、写位线负载复制单元的输入，可编程读、写时序控制电路还输出Rref信号连接灵敏放大器时序控制电路的使能端，二级译码及字线驱动电路中字线WLL驱动复制单元的输出连接可编程读、写时序控制电路的时序端。

公开(公告)号：CN202549309U

公开(公告)日：2012-11-21

申请号：CN201220051620.4

申请日：2012-02-17

Applicant: 安徽大学

Inventor： 柏娜 ,  吴秀龙 ,  谭守标 ,  李正平 ,  孟坚 ,  陈军宁 ,  徐超 ,  代月花 ,  仇名强

IPC: G11C11/40

Abstract: 一种高密度、高鲁棒性的亚阈值存储电路，包括四个PMOS管P0~P3，六个NMOS管N0~N5，其中PMOS管P0与NMOS管N0,PMOS管P1与NMOS管N1以及PMOS管P2与NMOS管N2分别组成第一、二、三共三个反相器，第一、二反相器与NMOS管N4管组成交叉耦合的反相器链，第一反相器的输入连接第二反相器的输出，第二反相器的输入连接NMOS管N4的漏端，N4的源端连接第一反相器的输出，第一反相器的输出连接第三反相器的输入，第三个反相器的输出连接NMOS管N5的源端，N5的漏端连接读位线RBL，第二个反相器的输入连接到PMOS管P3、NMOS管N3组成的传输门的输出端，而传输门的输入端接写位线WBL，PMOS管P0~P3、NMOS管N3~N5管衬底与栅连接。