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公开(公告)号：CN103929271A
公开(公告)日：2014-07-16
申请号：CN201410123580.3
申请日：2014-03-28
Applicant: 中国科学院自动化研究所
IPC: H04L1/00
Abstract: 本发明公开了一种LTE系统速率匹配并行实现方法和装置，该方法包括：将Turbo编码后的数据比特流和校验比特1流与校验比特2流按行合并存放，根据Turbo编码后数据长度D，确定列置换样式；逐行完成列置换；对于校验比特1流与校验比特2流合并处理后的特殊列进行特殊处理；从指定位置开始按列读取数据，得到速率匹配后的比特流。应用本发明实施例以后能够加快速率匹配的速度。
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公开(公告)号：CN103744684A
公开(公告)日：2014-04-23
申请号：CN201410036245.X
申请日：2014-01-24
Applicant: 中国科学院自动化研究所
IPC: G06F9/44
Abstract: 本发明公开了一种异构软硬件协同开发的方法及系统，方法包括：声明和定义能够被异构从处理器执行的函数；根据不同开发阶段目标码所执行的硬件平台定义不同的配置文件和编译文件，其中配置文件中定义适用于相应硬件平台的编译工具链变量的具体表示，所述编译文件用于定义当前适用的配置文件以及编译工具链变量；根据所述配置文件和编译文件编译源程序，进而获得目标码，并在相应的硬件平台上运行所述目标码。本发明针对SoC的硬件开发流程，优化了应用开发流程，可以在很小的代价下开发应用软件，节约了高昂的资金投入和人员投入。
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公开(公告)号：CN102411491B
公开(公告)日：2014-01-29
申请号：CN201110460582.8
申请日：2011-12-31
Applicant: 中国科学院自动化研究所
Abstract: 本发明提供一种用于并行FFT计算的数据存取方法及装置。该方法将FFT计算数据和旋转因子存放在多粒度并行存储器中，并用统一的蝶形表达式对整个计算过程中的FFT数据和对应的旋转因子进行分组，每分组数据包含多个蝶形，可并行计算；同时根据该蝶形表达式，可方便生成各个分组的数据地址和旋转因子系数地址，利用不同的读写粒度，可从多粒度存储器中并行读写数据和对应的旋转因子。本发明还提供一种用于并行FFT计算的数据存取装置。利用本发明，数据的读写过程中不会产生存储器冲突，也不需要额外的步骤再对读写数据进行排序，同时，本发明可根据具体实现灵活指定并行粒度。
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Patent Agency Ranking
公开(公告)号：CN101847093B
公开(公告)日：2013-09-04
申请号：CN201010162202.8
申请日：2010-04-28
Applicant: 中国科学院自动化研究所
Abstract: 本发明公开了一种具有可重构低功耗数据交织网络的数字信号处理器，包括一个N路并行向量运算单元、一个N路并行向量寄存器堆、一个N路并行向量存储器和一个N路可重构并行数据交织网络，其中，N路可重构并行数据交织网络用于连接N路并行向量运算单元、N路并行向量寄存器堆和N路并行向量存储器，并管理其中的数据传输。利用本发明，通过该N路可重构并行数据交织网络，数据可以连续不间断的并行传输并在需要时直接从N路并行向量运算单元运算结果旁路至操作数输入，而不经过N路并行向量寄存器堆和/或N路并行向量存储器，克服了传统数据传输管理技术局限性，提高了数据传送的效率，降低了功耗，满足了不同宽度数据交织的需求。
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公开(公告)号：CN101833468B
公开(公告)日：2013-05-08
申请号：CN201010162391.9
申请日：2010-04-28
Applicant: 中国科学院自动化研究所
IPC: G06F9/45
Abstract: 本发明公开了一种在高性能计算系统中生成向量处理指令集结构的方法，该方法包括：步骤1：分析数字信号处理领域内的核心算法，得到各核心算法的逻辑表达式；步骤2：从该逻辑表达式中抽象出数字信号处理领域内的向量元操作；步骤3：根据抽象出的向量元操作，生成针对专用向量指令语法和行为的向量处理指令集结构。利用本发明，生成了适合于特定领域的向量处理指令集，大大提高了处理器的性能。
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公开(公告)号：CN102497544A
公开(公告)日：2012-06-13
申请号：CN201110419891.0
申请日：2011-12-15
Applicant: 中国科学院自动化研究所
IPC: H04N7/24
Abstract: 本发明公开了一种对视频数据的存取进行控制的装置，该装置包括写通道和读通道，写通道包括：缓存控制模块，先入先出存储器1和总线写控制模块；读通道包括：总线读控制模块和先入先出存储器2。其中，缓存控制模块将视频数据暂存在先入先出存储器1中，然后由总线写控制模块通过三个并行写模块将视频数据通过系统总线存入外部存储体中；总线读控制模块通过三个并行读模块将外部存储体中的视频数据读出，暂存到先入先出存储器2中。本发明通过采用跨时钟域、两端数据宽度不同的先入先出存储器来进行数据缓冲，并利用三个并行写控制和三个并行读控制来实时存取视频数据，从而能够有效地利用总线带宽，避免总线的竞争。
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公开(公告)号：CN102404578A
公开(公告)日：2012-04-04
申请号：CN201110433231.8
申请日：2011-12-21
Applicant: 中国科学院自动化研究所
Abstract: 本发明公开了一种多通道视频传输系统及方法，其中该系统包括发送端和接收端，所述发送端包括视频源和视频码流发送装置，所述接收端包括视频码流接收装置。本发明的所述发送端还包括多通道JPEG编码器，用于对视频码流进行JPEG压缩以生成编码图像序列；所述接收端还包括多通道JEPG解码器，用于对视频编码图像序列进行JPEG解压缩以生成视频码流。本发明能够充分利用JPEG的并行性和低复杂度来对高清视频进行压缩，使基于IP网络的传输带宽可以满足高清视频的实时性要求，从而实现多通道高清视频在网络带宽资源有限的情况下，以较低的系统开发成本实现视频的最优化传输效果。
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公开(公告)号：CN101840324B
公开(公告)日：2012-03-28
申请号：CN201010162368.X
申请日：2010-04-28
Applicant: 中国科学院自动化研究所
IPC: G06F7/57
Abstract: 本发明公开了一种支持复数运算和子字并行的64位定浮点乘法器，该乘法器由四个32位乘法器组合而成，其中每个32位乘法器均包含一个作为输出的“进位”串和一个作为输出的“和”串，四个32位乘法器共包含四个“进位”串和四个“和”串，该四个“进位”串和该四个“和”串通过一个8-2压缩器进行压缩，得到一个新的“进位”串和一个新的“和”串，然后求和作为该乘法器的输出。利用本发明，降低了关键通路延时，减小了运算资源开销。
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