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公开(公告)号：CN105827223A
公开(公告)日：2016-08-03
申请号：CN201610098736.6
申请日：2016-02-23
Applicant: 东南大学 , 东南大学—无锡集成电路技术研究所
IPC: H03K17/687 , H01L29/78
CPC classification number: H01L29/78 , H03K17/687 , H01L29/7818
Abstract: 本发明公开了一种集成自举的高压驱动芯片及其工艺结构，巧妙地利用高压电平移位电路中通过集成工艺实现的寄生的高压二极管对自举电容进行充电，高压电平移位电路的电源端为高侧浮动电源VB，参考地为浮动电压PGD。PGD由自举控制电路进行控制，VB和PGD之间设有第一寄生二极管和第二寄生二极管，自举控制电路由高侧信号和低侧信号控制，当低侧输出信号LO为高电平且高侧输出信号HO为低电平，或者当低侧输出信号LO为低电平且高侧输出信号HO为低电平时，自举控制电路的输出PGD为高电平VCC，VCC通过第一寄生二极管和第二寄生二极管对外部自举电容进行单向充电。本发明充电速度快、充电效率高、电路结构简单、成本低。
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公开(公告)号：CN105653474B
公开(公告)日：2018-11-06
申请号：CN201511017968.6
申请日：2015-12-29
Applicant: 东南大学—无锡集成电路技术研究所
IPC: G06F12/0877 , G06F12/0897
Abstract: 本发明公开了一种面向粗粒度动态可重构处理器的配置缓存控制器，由配置缓存控制逻辑、配置缓存分级表、配置缓存存储器、配置缓存查找表、配置缓存接口、配置缓存解析器和配置缓存控制逻辑组成；上述各组成部分协同工作，实现对配置单元的预取与更新，利用本发明可有效减少可重构阵列读取配置信息所需的时间，提升粗粒度动态可重构系统的性能。
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公开(公告)号：CN106021128B
公开(公告)日：2018-10-30
申请号：CN201610374345.2
申请日：2016-05-31
Applicant: 东南大学—无锡集成电路技术研究所
IPC: G06F12/0862
Abstract: 本发明公开了一种基于步幅和数据相关性的数据预取器及其预取方法，所述预取器包括步幅预取表、历史数据表、数据队列；所述预取方法通过步幅预取表和历史数据表对二级缓存未命中进行检测，判断是否进入预取状态，相应的在数据队列中添加预取请求，并对向外存访问接口发出预取信号进行预取。所述预取器及其预取方法在步幅预取方案的基础上增加关联性预取的技术特点，减少步幅预取方案的训练过程，从而提高步幅预取方案的预取覆盖率，实现性能提升并且节省了大量存储空间。
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公开(公告)号：CN105790808A
公开(公告)日：2016-07-20
申请号：CN201610099729.8
申请日：2016-02-23
Applicant: 东南大学—无锡集成电路技术研究所
CPC classification number: H04B7/0413 , H04L25/024
Abstract: 本发明提供一种面向MIMO检测的可重构阵列架构，应用于可重构处理器系统中。可重构阵列架构包含通用可重构阵列、特殊可重构阵列及共享存储体。相较于传统的可重构阵列计算架构，本文的架构可以实现多种矩阵运算及多种K值下的完整K?best算法，通过组合异构的可重构阵列，通过灵活的共享存储方式，完成高效的MIMO检测计算。
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公开(公告)号：CN105656491A
公开(公告)日：2016-06-08
申请号：CN201511015976.7
申请日：2015-12-29
Applicant: 东南大学—无锡集成电路技术研究所
IPC: H03M13/11
CPC classification number: H03M13/116
Abstract: 本发明公开了一种基于可配置计算阵列架构的多码率二元QC-LDPC码译码器及译码方法，译码器包括主控制器、主体译码运算器、数据存储单元和数据传输通路；主控制器用于接收译码请求，并提取译码率信息；主体译码运算器包括可配置计算单元阵列、阵列配置控制逻辑单元和配置存储单元，配置存储单用于译码率及对应的存储配置信息，阵列配置控制逻辑单元用于读取并解析配置信息，可配置计算单元阵列根据解析的配置信息进行重构配置以实现对应译码率的译码。本发明可以通过阵列配置控制逻辑单元对具有多功能的可配置计算单元阵列进行功能配置，从而完成不同译码环境下的不同计算需求。
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Patent Agency Ranking
公开(公告)号：CN105843774B
公开(公告)日：2018-10-02
申请号：CN201610170062.6
申请日：2016-03-23
Applicant: 东南大学—无锡集成电路技术研究所
Abstract: 本发明公开了一种动态多模式可配的可重构计算单元结构，应用于可重构处理器系统中。可重构处理器系统主要包括三部分：数据模块、配置模块和可重构阵列。该可重构处理器包含四个可重构阵列，每个可重构计算阵列包含48个同构计算单元。每个计算单元之间的路由结构根据配置信息实现，实现同一可重构阵列中加、减、乘、除并行执行；相较于传统的可重构计算单元结构，该结构通过精细化配置，可以高效地实现加、减、乘、除四种运算；面向不同算子，可将阵列中计算单元进行组合，从而高效地实现多种不同算法，提高了可重构处理器系统的吞吐率、灵活性和计算效率。
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公开(公告)号：CN106021128A
公开(公告)日：2016-10-12
申请号：CN201610374345.2
申请日：2016-05-31
Applicant: 东南大学—无锡集成电路技术研究所
IPC: G06F12/0862
CPC classification number: G06F12/0862 , G06F2212/6024 , G06F2212/6026 , G06F12/0811 , G06F12/0853
Abstract: 本发明公开了一种基于步幅和数据相关性的数据预取器及其预取方法，所述预取器包括步幅预取表、历史数据表、数据队列；所述预取方法通过步幅预取表和历史数据表对二级缓存未命中进行检测，判断是否进入预取状态，相应的在数据队列中添加预取请求，并对向外存访问接口发出预取信号进行预取。所述预取器及其预取方法在步幅预取方案的基础上增加关联性预取的技术特点，减少步幅预取方案的训练过程，从而提高步幅预取方案的预取覆盖率，实现性能提升并且节省了大量存储空间。
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公开(公告)号：CN112509564A
公开(公告)日：2021-03-16
申请号：CN202011101902.6
申请日：2020-10-15
Applicant: 江苏南大电子信息技术股份有限公司 , 东南大学—无锡集成电路技术研究所
IPC: G10L15/08 , G10L15/183 , G10L15/06 , G10L15/02
Abstract: 本发明公开了一种基于连接时序分类和自注意力机制的端到端语音识别方法，使用连接时序分类CTC和自注意力机制SA混合机制对英文单词或汉字直接进行建模，无需前处理或后处理，输出结果直接对应正确的英文序列或汉字序列。该方法共享同一个编码器网络，编码器的输出使用CTC训练准则，同时编码器的输出也作为解码器的输入，实现编码器与解码器之间的注意力关系，解码器使用交叉熵训练准则进行训练，最后以加权的方式赋予两种训练准则分配不同的权重。本发明不仅可以加快模型的收敛速度，获得更加准确的对齐属性，还可以获取输入之间的内部联系，提升语音识别系统的准确率及鲁棒性。
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公开(公告)号：CN105790808B
公开(公告)日：2018-08-28
申请号：CN201610099729.8
申请日：2016-02-23
Applicant: 东南大学—无锡集成电路技术研究所
IPC: H04B7/0413 , H04L1/00 , H04L25/02
Abstract: 本发明提供一种面向MIMO检测的可重构阵列架构，应用于可重构处理器系统中。可重构阵列架构包含通用可重构阵列、特殊可重构阵列及共享存储体。相较于传统的可重构阵列计算架构，本文的架构可以实现多种矩阵运算及多种K值下的完整K‑best算法，通过组合异构的可重构阵列，通过灵活的共享存储方式，完成高效的MIMO检测计算。
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公开(公告)号：CN105843774A
公开(公告)日：2016-08-10
申请号：CN201610170062.6
申请日：2016-03-23
Applicant: 东南大学—无锡集成电路技术研究所
CPC classification number: G06F15/7878 , G06F15/8023
Abstract: 本发明公开了一种动态多模式可配的可重构计算单元结构，应用于可重构处理器系统中。可重构处理器系统主要包括三部分：数据模块、配置模块和可重构阵列。该可重构处理器包含四个可重构阵列，每个可重构计算阵列包含48个同构计算单元。每个计算单元之间的路由结构根据配置信息实现，实现同一可重构阵列中加、减、乘、除并行执行；相较于传统的可重构计算单元结构，该结构通过精细化配置，可以高效地实现加、减、乘、除四种运算；面向不同算子，可将阵列中计算单元进行组合，从而高效地实现多种不同算法，提高了可重构处理器系统的吞吐率、灵活性和计算效率。
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