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公开(公告)号：CN103744805A
公开(公告)日：2014-04-23
申请号：CN201410003516.1
申请日：2014-01-03
Applicant: 哈尔滨工业大学
Abstract: VxWorks下CPCI总线开关量与模拟量输出模块硬件架构与时序可配置驱动方法，本发明涉及CPCI总线开关量输出与模拟量输出模块的硬件架构与输出时序可配置驱动方法。本发明是要解决现有的设备驱动程序无法实现开关量输出与模拟量输出在时序上配合的问题。VxWorks操作系统下CPCI总线开关量输出模块：包括CPCI总线，PCI9054接口转换芯片，配置芯片，FPGA可编程逻辑器件，配置供电与输出部分；CPCI总线模拟量输出模块：包括CPCI总线，PCI9054接口转换芯片，配置芯片，FPGA可编程逻辑器件，配置供电，DAC芯片，隔离输出与信号输出接口。本发明应用于计算机程序领域。
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公开(公告)号：CN102882623A
公开(公告)日：2013-01-16
申请号：CN201210261705.X
申请日：2012-07-26
Applicant: 哈尔滨工业大学
IPC: H04J3/06
Abstract: 基于FPGA的可配置的时钟频率合成装置，属于收发器的发送时钟设计技术领域。它解决了使用普通晶振作为收发器的发送时钟源，会由于发送时钟信号抖动过大导致收发器不能正常产生恢复时钟信号，因而不能正确输出接收数据的问题。它的时钟发生单元的时钟信号输出端连接频率合成单元的时钟信号输入端，频率合成单元的控制信号输入端连接频率合成控制逻辑单元的控制信号输出端，频率合成单元的两对设定频率的差分时钟信号输出端与收发器的两对发送时钟信号输入端一一对应连接，频率合成控制逻辑单元内部的配置寄存器通过FPGA内部的其他逻辑单元或由上位机通过PCI接口进行21位数据配置，实现时钟频率合成。本发明适用于时钟频率的合成。
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公开(公告)号：CN102761396A
公开(公告)日：2012-10-31
申请号：CN201210266161.6
申请日：2012-07-30
Applicant: 哈尔滨工业大学
Abstract: 基于FPGA的高速串行接口，属于通信领域，本发明为解决目前的FPGA与外界的接口不能满足日益发展的需求的问题。本发明包括收发器模块、收发器控制模块、RX_FIFO、TX_FIFO、分析模块、接收通道控制模块和发送通道控制模块，收发器模块由接收器和发送器组成，用于数据的串并转换；收发器控制模块：用于完成收发器模块的初始化和控制信号的生成、信号的编码与解码、FC底层协议的实现以及对RX_FIFO和TX_FIFO的读写控制；数据被分析模块：用于从RX_FIFO中读取数据，并对所述数据进行分析处理后通过接收通道控制模块发送给PFGA内部的模块；还用于将发送通道控制模块发送的有效数据写入TX_FIFO。
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公开(公告)号：CN118036519B
公开(公告)日：2025-03-07
申请号：CN202410001890.1
申请日：2024-01-02
Applicant: 哈尔滨工业大学
IPC: G06F30/33 , G06F30/392 , G06F30/394 , G06F17/18
Abstract: 本发明提供了一种基于启动间隔预测的CGRA映射加速方法，包括：步骤1：获取目标CGRA的架构信息；步骤2：基于目标CGRA的架构信息完成Offline建模；步骤3：根据实际采用的CGRA形状和Offline建模完成Online预测，得到启动间隔；步骤4：根据启动间隔，可开展CDFG到实际采用的CGRA形状上的高速映射。本发明在Offline建模中，仅需要进行少量映射，并借助Excel对映射结果开展线性回归，即可得到相对精确的模型参数k和b，经验丰富的操作人员可在5分钟内完成单个CDFG的Offline建模，人工代价和时间成本可忽略不计，同时本发明方法相比于原始映射方法，可实现1～3.9倍、平均1.58倍的CGRA映射加速。
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公开(公告)号：CN113673091B
公开(公告)日：2024-07-16
申请号：CN202110843049.3
申请日：2021-07-26
Applicant: 哈尔滨工业大学
IPC: G06F30/20 , G06F17/14 , G06F17/18 , G06F119/02
Abstract: 本发明是一种机载嵌入式实时大点数时序信号处理方法。本发明通过数据缓存区缓存服务器通过千兆网口发送的参数描述包和400路采样率为1kHz、2kHz、4kHz、8kHz的时间序列数据，用于存储400路时间序列数据处理过程中的中间计算结果和千兆网口发送前的最终计算结果；通过顶层控制来控制机载嵌入式实时大点数时序信号处理模块的总体调度，根据数据接收、数据存储、数据处理之间关系进行调度；可编程逻辑部分由FFT、极值提取、功率谱密度计算、阻尼计算、阈值判断、信号周期性判断等大点数时序信号加速计算模块组成，将接收到的400路采样率为1kHz、2kHz、4kHz、8kHz的大点数时序信号数据进行实时处理。
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Patent Agency Ranking
公开(公告)号：CN118036519A
公开(公告)日：2024-05-14
申请号：CN202410001890.1
申请日：2024-01-02
Applicant: 哈尔滨工业大学
IPC: G06F30/33 , G06F30/392 , G06F30/394 , G06F17/18
Abstract: 本发明提供了一种基于启动间隔预测的CGRA映射加速方法，包括：步骤1：获取目标CGRA的架构信息；步骤2：基于目标CGRA的架构信息完成Offline建模；步骤3：根据实际采用的CGRA形状和Offline建模完成Online预测，得到启动间隔；步骤4：根据启动间隔，可开展CDFG到实际采用的CGRA形状上的高速映射。本发明在Offline建模中，仅需要进行少量映射，并借助Excel对映射结果开展线性回归，即可得到相对精确的模型参数k和b，经验丰富的操作人员可在5分钟内完成单个CDFG的Offline建模，人工代价和时间成本可忽略不计，同时本发明方法相比于原始映射方法，可实现1～3.9倍、平均1.58倍的CGRA映射加速。
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公开(公告)号：CN117992012A
公开(公告)日：2024-05-07
申请号：CN202410022251.3
申请日：2024-01-08
Applicant: 哈尔滨工业大学
Abstract: 本发明提出一种基于CSD编码动态可配置的常数乘法器实现方法，所述方法包括以下步骤：步骤一：数据分析，步骤二：数据预编码，步骤三：乘法器结构实现。所述实现方法能够实现低资源消耗的基于CSD编码的乘法器，能够支持在结构不变的情况下实现运行时可配置的效果，并支持多种窗函数、滤波器系数和旋转因子，能够应用于多种场景。
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公开(公告)号：CN117494768A
公开(公告)日：2024-02-02
申请号：CN202311407553.4
申请日：2023-10-27
Applicant: 哈尔滨工业大学
IPC: G06N3/0495 , G06N3/082 , G06N3/084
Abstract: 本发明提出了一种面向星载智能处理平台的神经网络硬件存储感知压缩系统及方法，以神经网络层为基本压缩单位，对模型的权重位宽和连接结构并行的进行量化和剪枝操作，并通过计算该网络层压缩后的存储规模需求与星载智能处理硬件平台存储资源的差异而生成惩罚参数，进而在反向传播时对压缩率和权重的更新进行约束，实现模型压缩过程中对实际部署的目标硬件平台的存储资源情况进行感知；这一过程随模型的迭代训练而不断变化和更新，并对该更新过程进行硬件感知操作，以改进神经网络压缩效果，并提高其对不同硬件平台的适应性。
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公开(公告)号：CN117370705A
公开(公告)日：2024-01-09
申请号：CN202311170950.4
申请日：2023-09-12
Applicant: 哈尔滨工业大学
Abstract: 波形计算功能系统、子线程运行方法、波形计算方法、具有波形计算系统的存储记录仪，涉及波形计算技术领域。解决现有存储记录仪的波形计算功能无法国产化且功能单一的问题。系统包括表示层、业务逻辑层和数据访问层；表示层用于采集功能控制信息选择计算通道并配置计算公式，并将上述的数据ID信息发送给业务逻辑层；业务逻辑层同步表示层的设置，还用于采集数据访问层的计算数据，并将采集的计算数据进行波形计算后，将波形计算结果发送给表示层进行展示。子线程运行方法嵌入在业务逻辑层中，波形计算方法嵌入在波形计算组件中，具有波形计算系统的存储记录仪采用波形计算功能系统实现。本发明适用于存储记录仪的波形计算。
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公开(公告)号：CN113878613B
公开(公告)日：2023-01-31
申请号：CN202111062843.0
申请日：2021-09-10
Applicant: 哈尔滨工业大学
IPC: B25J19/00 , G01M13/028 , G06F18/213 , G06F18/2411 , G06F123/02
Abstract: 本发明公开了一种基于WLCTD与OMA‑VMD的工业机器人谐波减速器早期故障检测方法。步骤1：获得谐波减速器振动状态的数据集；步骤2：对步骤1的数据集使用WLCTD算法去除其中的噪声；步骤3：对去除噪声的数据集使用OMA‑VMD方法进行数据处理；步骤4：对步骤3进行OMA‑VMD方法数据处理后的数据集进行分类与故障检测。本发明用以解决谐波减速器发生故障带来的停机损失。
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