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公开(公告)号：CN113312087B
公开(公告)日：2024-06-11
申请号：CN202110670560.8
申请日：2021-06-17
Applicant: 东南大学
Abstract: 本发明公开了一种基于RISC处理器常量池布局分析与整合的Cache优化方法。本发明提出的方法，实现对RISC处理器常量池的布局分析及整合优化，包括：以ELF文件作为输入，通过遍历所有访问常量池的LDR指令计算出对应常量的地址。并通过构建两个散列表来遍历所有的LDR指令，删除误判为LDR指令的常量，将所有地址连续的常量池整合起来，得到所有常量池的位置和大小。通过对发现的常量池进行重排序，将零散的小常量池尽可能合并为大的常量池，减少Cache填充过程中的无效数据，包括被装载到ICache中的常量数据以及被装载到DCache中的指令。从而降低Cache的缺失率，提升Cache性能。
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公开(公告)号：CN116700799A
公开(公告)日：2023-09-05
申请号：CN202310726393.3
申请日：2023-06-19
Applicant: 东南大学
Abstract: 本发明公开了一种利用流水线气泡实现指令级冗余的容软错设计方法。包括：在处理器内核中增加指令调度模块和检查缓冲模块；处理器运行时，指令调度模块将指令标记为首次执行或冗余执行，两次送入流水线中。首次执行结果保存在检查缓冲中，不进行写回；冗余执行结果与检查缓冲中的首次执行结果比较，若相同，则将该正确结果写回并移出检查缓冲。若不同，指令调度模块将该指令第三次送入流水线进行纠错执行，通过三个结果的多数表决选出正确结果并写回；当检查缓冲为空时，处理器对后续指令进行首次执行，并不断循环上述操作。本发明能够以极小的硬件资源开销，大幅提高处理器的容软错能力，且有效降低了指令级冗余的性能开销。
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公开(公告)号：CN113392407B
公开(公告)日：2022-11-01
申请号：CN202110788878.6
申请日：2021-07-13
Applicant: 东南大学
Abstract: 本发明提出一种面向高性能处理器的防Spectre攻击的架构优化方法，属于处理器体系结构安全技术研究领域。本发明围绕DCache缓存数据的机制而改善现有高性能处理器的架构设计，检查所有发送到DCache的访存操作并标记危险访存、追踪该访存数据在DCache中的填充过程，并对于存储了追踪数据的缓存行开启数据倒计时以清除被推测装载的敏感数据。相比较于传统的抵御Spectre方案，本发明所提出的安全优化方案保证了高性能、高安全性以及低硬件开销。
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公开(公告)号：CN114586701A
公开(公告)日：2022-06-07
申请号：CN202210398461.3
申请日：2022-04-15
Applicant: 东南大学
Abstract: 本发明公开了一种基于体温和运动量数据的奶牛发情预测装置，用以解决传统奶牛发情预测时依赖观察者的经验而发情检出率不高、采用加速度计计步的方法预测发情难以鉴别隐性发情奶牛等问题。本发明包括：首先让加速度计和测温模块实现参数采集生成数据集，工作人员采用直肠检验法进行发情鉴定得到标签值，然后将原始数据通过滑动窗口进行数据预处理，并提取特征向量。再将特征向量输入监督学习模型预测是否发情，预测模型包括但不限于K最近邻、支持向量机、决策树、随机森林、学习向量量化LVQ模型。
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公开(公告)号：CN113392407A
公开(公告)日：2021-09-14
申请号：CN202110788878.6
申请日：2021-07-13
Applicant: 东南大学
Abstract: 本发明提出一种面向高性能处理器的防Spectre攻击的架构优化方法，属于处理器体系结构安全技术研究领域。本发明围绕DCache缓存数据的机制而改善现有高性能处理器的架构设计，检查所有发送到DCache的访存操作并标记危险访存、追踪该访存数据在DCache中的填充过程，并对于存储了追踪数据的缓存行开启数据倒计时以清除被推测装载的敏感数据。相比较于传统的抵御Spectre方案，本发明所提出的安全优化方案保证了高性能、高安全性以及低硬件开销。
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Patent Agency Ranking
公开(公告)号：CN108345763A
公开(公告)日：2018-07-31
申请号：CN201810283271.0
申请日：2018-04-02
Applicant: 东南大学
IPC: G06F17/50
Abstract: 本发明公开了一种乱序处理器Cache缺失服务时间的评估方法，包括，通过输入指令流和微架构参数，量化缺失状态处理寄存器（MSHR）对于相同目标地址的访存请求合并所造成的有效服务时间的影响，构建乱序处理器Cache缺失服务时间的模型；通过构建的乱序处理器Cache缺失服务时间模型计算乱序处理器Cache缺失服务时间。该方法基于指令流及微架构参数，通过数学模型快速准确的评估Cache缺失服务时间，不需要借助时钟精确型仿真，大大提升了评估Cache性能的效率。
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公开(公告)号：CN105630458B
公开(公告)日：2018-03-02
申请号：CN201511019177.7
申请日：2015-12-29
Applicant: 东南大学—无锡集成电路技术研究所
Abstract: 本发明公开了一种基于人工神经网络的乱序处理器稳态下平均吞吐率的预测方法，借助指令集模拟器的全仿真环境获取目标程序执行阶段的微架构无关参数，再利用SOM和Kmeans算法提取出输入数据中的特征点，最后通过BP神经网络拟合微架构无关参数与稳态平均吞吐率的关系，训练出精度较高的模型。模型训练完成后，通过模拟器获得程序的微架构无关信息，导入到训练好的神经网络中，即可快速准确地预测实际稳态平均吞吐率值。本发明采用人工神经网络，极大地提高了乱序处理器稳态下平均吞吐率的预测精度和速度。
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公开(公告)号：CN201540564U
公开(公告)日：2010-08-04
申请号：CN200920282465.5
申请日：2009-12-21
Applicant: 东南大学
CPC classification number: Y02D10/13 , Y02D10/14 , Y02D10/151
Abstract: 一种利用虚存机制对片上异构存储资源进行动态分配的电路，为了充分利用片上SPM，改进了TLB的架构，增加对256Byte/虚拟页和512Btye虚拟页的支持；为了节省寻址能耗，内核发出的虚拟地址经过MMU的地址转换为物理地址后，根据TLB的标志位判断该数据内容是位于Cache还是SPM中，并将地址发向相应的Cache或SPM控制器中；为了充分利用时间局部性，采用时隙管理电路，利用时钟模块的定时功能划分不同时隙，并在每个时隙开始时，利用中断处理程序以及SPM控制器中的寄存器，将该时隙内引起Cache冲突最多的数据微页通过专用DMA搬运至SPM存储器中，并修改相应页表项，完成数据页的重映射。本实用新型综合利用片上异构存储资源，降低了Cache冲突带来的访存，在不增加芯片面积的基础上最终降低了系统能耗，提升系统性能。
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公开(公告)号：CN201570016U
公开(公告)日：2010-09-01
申请号：CN200920282530.4
申请日：2009-12-25
Applicant: 东南大学
Abstract: 一种基于虚存机制的指令片上异构存储资源动态分配的电路，处理器内核发出对指令访问的虚拟地址，经过内存管理单元(MMU)转换为物理地址后，根据其旁路转换缓冲TLB的标志位状态，进过指令部分路由器，将物理地址发送到指令Cache及指令SPM控制器两者之一；如果指令SPM控制器接收物理地址，则对物理地址译码后访问指令SPM存储器；时钟模块在时钟中断时发出中断信号，由中断控制器响应，在中断处理程序中使用指令SPM控制器；指令SPM控制器包含一块SPM区域寄存器，指令SPM控制器根据SPM区域寄存器的信息，配置DMA控制器的源地址、目的地址以及搬运长度，DMA控制器经过高速AHB总线和外部存储器接口，根据片外主存SDRAM中的程序内容对指令SPM存储器中的内容进行更改，指令SPM控制器同时配置时钟模块的长度信息并使能时钟模块。
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公开(公告)号：CN201054020Y
公开(公告)日：2008-04-30
申请号：CN200720038402.6
申请日：2007-07-06
Applicant: 东南大学
Abstract: 本实用新型公开了一种全球定位系统相关器电路，包括：6位全加器、寄存器组、锁存器组和时钟产生电路，6位全加器与寄存器组连接，寄存器组与锁存器组连接，时钟产生电路的第一时钟信号作寄存器组的开关控制信号，时钟产生电路的第二时钟信号作寄存器组的复位信号和锁存器组的开关控制信号，在6位全加器与锁存器组之间设有14位计数器，14位计数器功能控制端C与6位全加器最高位进位信号端连接，14位计数器的14个输出端分别与锁存器组的第七至第二十输入端连接，时钟产生电路产生的第一时钟信号同时用作14位计数器的时钟信号，时钟产生电路产生的第二时钟信号经过延时单元延时后形成第三时钟信号，该第三时钟信号用作14位计数器的复位信号。
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