公开(公告)号：CN116312684A

公开(公告)日：2023-06-23

申请号：CN202310234241.1

申请日：2023-03-06

Applicant: 北京超弦存储器研究院 ,  中国科学院微电子研究所

Inventor： 殷华湘 ,  罗杰 ,  许高博 ,  宋智雨

IPC: G11C11/408 ,  G11C11/409 ,  G11C11/4074 ,  G11C11/4094 ,  G11C11/402

Abstract: 本发明涉及一种无电容多位存储的DRAM存储单元、多位存储方法、电子设备，所述DRAM存储单元包括写入晶体管和n个读取晶体管，n≥2；n个读取晶体管的阈值电压互不相同，所述n个读取晶体管的第二栅极并联耦合至所述第一源极；每个读取晶体管包括：第二氧化物半导体沟道；第二漏极，分别耦合至不同的第二位线；以及第二源极，分别耦合至不同的第二字线。本发明通过在存储节点处引入多个栅极并联的读取晶体管，使存储节点可以实现多位信息存储。

公开(公告)号：CN116072178A

公开(公告)日：2023-05-05

申请号：CN202310105095.2

申请日：2023-01-29

Applicant: 长鑫存储技术有限公司

Inventor： 郭迎冬 ,  姜伟 ,  汪玉霞 ,  徐静 ,  陈乘

IPC: G11C11/4063 ,  G11C11/409

Abstract: 本申请提供一种数据采样电路的布局结构及方法。该布局结构包括：多个数据信号模块，多个数据信号模块沿第一方向间隔排布；选通信号模块，用于产生选通信号，数据采样电路用于根据选通信号从数据信号模块读取数据信号，或者将数据信号写入数据信号模块；多根信号线，多根信号线与多个数据信号模块一一对应，信号线的一端连接选通信号模块，信号线的另一端连接对应的数据信号模块；其中，至少一根信号线上设置有补偿电阻，用于使选通信号到达任意两个数据信号模块的延时的差值小于预设阈值。本申请通过补偿电阻调节传输阻抗，平衡传输时长，提高选通信号到达每个数据信号模块的一致性，进而保证数据读出写入的准确性。

公开(公告)号：CN110827885B

公开(公告)日：2023-03-31

申请号：CN201810915008.9

申请日：2018-08-13

Applicant: 华邦电子股份有限公司

Inventor： 梁志玮

IPC: G11C11/4063 ,  G11C11/409

Abstract: 本发明提供一种输入接收器电路及自适应反馈方法，用于一存储器装置，该存储器装置包括一第一输入接收器电路及多个第二输入接收器电路，该方法包括：提供一时脉信号及一反相时脉信号至该第一输入接收器电路；利用该第一输入接收器电路产生一使能控制信号以控制在该第一输入接收器电路中的反馈路径；当该时脉信号及该反相时脉信号的频率高于或等于一预定频率，依据该使能控制信号开启该第一输入接收器电路中的反馈路径；以及当该时脉信号及该反相时脉信号的频率低于一预定频率，依据该使能控制信号关闭该第一输入接收器电路中的反馈路径。

公开(公告)号：CN111192611B

公开(公告)日：2023-03-28

申请号：CN201910744113.5

申请日：2019-08-13

Applicant: 爱思开海力士有限公司

Inventor： 金雄来

IPC: G11C7/22 ,  G11C11/409

Abstract: 本发明公开一种半导体器件。半导体器件包括延迟电路、读取控制电路和寄存器控制电路。在读取操作期间，延迟电路通过将包括基于操作模式信号而顺序地产生的脉冲的列控制脉冲和内部列控制脉冲延迟来产生读取控制信号；以及在模式寄存器读取操作期间，延迟电路通过将包括基于模式寄存器使能信号而产生的脉冲的列控制脉冲延迟来产生寄存器控制信号。当读取控制信号被使能时，读取控制电路从存储体地址信号产生输入/输出(I/O)控制信号。当寄存器控制信号被使能时，寄存器控制电路输出模式信息信号作为模式输出信息信号。

公开(公告)号：CN115831183A

公开(公告)日：2023-03-21

申请号：CN202211095151.0

申请日：2022-09-05

Applicant: 美光科技公司

Inventor： 朝木健次

IPC: G11C11/408 ,  G11C11/409 ,  G11C11/4094 ,  G11C11/4074 ,  G11C29/12

Abstract: 描述了包含具有减小的栅极诱发漏极泄漏的存储器子字驱动器电路的设备及用于所述存储器子字驱动器电路的方法。一种实例设备包含第一子字线和通过第一共同晶体管耦合到所述第一子字线的第二子字线，其中响应于测试模式信号，将所述第一和第二子字线中的每一者的电压升高到第一电压，且将所述第一共同晶体管的栅极电压升高到第二电压。在另一实例设备中，第一和第二子字驱动器分别耦合到所述第一和第二子字线，并且驱动器电路耦合到所述第一和第二子字驱动器。所述驱动器电路输出第一高信号以使所述第一和第二子字线升高到所述第一电压，且所述第一共同晶体管的所述栅极电压升高到所述第二电压。

公开(公告)号：CN115765690A

公开(公告)日：2023-03-07

申请号：CN202111030189.5

申请日：2021-09-03

Applicant: 长鑫存储技术有限公司

Inventor： 谷银川

IPC: H03K5/24 ,  G11C11/409

Abstract: 本申请提供一种比较器及判决反馈均衡电路，比较器包括第一采样电路，其设有输出端，用于在第一控制信号和时钟信号的控制下根据待比较信号和第一参考信号生成第一差分信号，第二采样电路，其设有输出端，其输出端与第一采样电路的输出端连接，用于在第二控制信号和时钟信号的控制下根据待比较信号和第二参考信号生成第二差分信号，其中，第一参考信号大于第二参考信号，输出电路，其设有输入端，其输入端与第一采样电路的输出端连接，用于对第一采样电路的输出端的电压信号或者第二采样电路输出端的电压信号进行放大处理和锁存处理，并输出比较结果。本方案根据待比较信号受影响趋势选择采样电路进行采样，可以消除比较器的码间干扰。

公开(公告)号：CN115602220A

公开(公告)日：2023-01-13

申请号：CN202110766193.1

申请日：2021-07-07

Applicant: 长鑫存储技术有限公司(CN)

Inventor： 黄泽群

IPC: G11C11/409

Abstract: 本申请实施例提供了一种输入采样方法、输入采样电路及半导体存储器，该输入采样方法包括：接收第一脉冲信号和第二脉冲信号；对第一脉冲信号和第二脉冲信号进行逻辑运算，确定待采样信号；其中，待采样信号是根据逻辑运算结果将第二脉冲信号中的无效信号进行屏蔽得到的；对待采样信号进行采样处理，得到目标采样信号。这样，通过对第一脉冲信号和第二脉冲信号进行逻辑运算，能够将第二脉冲信号中的无效信号进行屏蔽，进而待采样信号不会随着第一脉冲信号中的无效信号进行电平状态翻转，从而降低输入采样电路的功能损耗。

公开(公告)号：CN115374030A

公开(公告)日：2022-11-22

申请号：CN202210251225.9

申请日：2022-03-15

Applicant: 美光科技公司

Inventor： S·艾亚普利迪

IPC: G06F13/16 ,  G11C11/406 ,  G11C11/4074 ,  G11C11/409

Abstract: 本公开涉及具有存储器发起的命令插入的存储器以及相关联系统、装置和方法。在一个实施例中，存储器装置包括被配置成以操作方式连接到存储器控制器的命令插入端子。所述存储器装置可(i)识别可通过从所述存储器控制器接收命令来定址的条件，和(ii)经由所述命令插入端子输出所述命令或所述条件的指示以使得所述命令插入到所述存储器控制器的命令队列中。所述存储器装置可包含命令端子，所述存储器装置可在所述命令插入于所述命令队列中之后经由所述命令端子从所述存储器控制器接收所述命令。在一些实施例中，所述条件可为所述存储器装置的存储器区需要刷新循环，且所述命令可为对所述存储器区执行刷新循环的命令。

公开(公告)号：CN111755049B

公开(公告)日：2022-08-23

申请号：CN201910245116.4

申请日：2019-03-28

Applicant: 龙芯中科技术股份有限公司

Inventor： 丁健平 ,  钟石强

IPC: G11C11/409 ,  G11C11/4074

Abstract: 本发明实施例提供一种存储单元和存储器，该存储单元包括存储结构和写入结构，所述写入结构包括第一部件、第二部件和开关电路；所述第一部件与所述存储结构连接，所述第二部件分别与所述存储结构和所述开关电路连接，所述开关电路还与电源连接；所述开关电路用于，在接收到写入端发送的第一信号时导通，使得所述第二部件与所述电源连通，在接收到所述写入端发送的第二信号时，使得所述第二部件与所述电源断开；所述第一部件和所述第二部件用于根据所述写入端发送的信号执行写入操作。用于降低存储单元的能量损耗。

公开(公告)号：CN111627476B

公开(公告)日：2022-08-19

申请号：CN202010392133.3

申请日：2020-05-11

Applicant: 清华大学

Inventor： 李学清 ,  钟宏涛 ,  杨华中 ,  曹胜杰

IPC: G11C11/406 ,  G11C11/409

Abstract: 本发明公开了一种具有低泄漏特性器件的动态存储器及阵列电路，其中，动态存储器包括：写操作模块包括控制端、输入端和输出端，写操作模块由具有低泄漏特性的纳米机电继电器组成，以利用其低泄漏特点延长动态存储器的保持时间。写操作模块与信息存储模块的写操作端连接，用于对信息存储模块所存储的信息进行写操作；读操作模块包括控制端、输入端和输出端，读操作模块与信息存储模块的读操作端连接，用于对信息存储模块内的状态信息进行读操作；信息存储模块包括写操作端和读操作端。由此，提高了动态存储器的数据无损保持时间，从而降低了动态存储器的刷新功耗，是一类漏电小、功耗低的动态存储器。