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公开(公告)号：CN114050807B
公开(公告)日：2024-03-26
申请号：CN202111307187.6
申请日：2021-11-05
Applicant: 安徽大学 , 合肥市微电子研究院有限公司
IPC: H03K3/3562
Abstract: 本发明公开了一种基于TFET的主从触发器，包括主触发器和从触发器；主触发器包括五个NTFET晶体管和五个PTFET晶体管，这五个NTFET晶体管依次记为N1～N5，这五个PTFET晶体管依次记为P1～P5；该主从触发器的触发器信号输入端D作为主触发器信号输入；从触发器包括五个NTFET晶体管和五个PTFET晶体管，这五个NTFET晶体管依次记为N6～N10，这五个PTFET晶体管依次记为P6～P10；主触发器信号输出端Q1作为从触发器信号输入；从触发器信号输出为该主从触发器的触发器信号输出端Q。本发明可以提高数据传输的稳定性，解决了TFET应用在传统传输门触发器的数据传输稳定性问题。
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公开(公告)号：CN113472327B
公开(公告)日：2023-06-20
申请号：CN202110943715.0
申请日：2021-08-17
Applicant: 安徽大学 , 合肥市微电子研究院有限公司 , 合肥海图微电子有限公司
IPC: H03K5/24
Abstract: 本发明公开了一种高速低功耗的双尾电流动态比较器电路，包括由两个反相器构成的BUFFER电路，由预放大电路和锁存器结构组成的比较器电路，从输入端输入时钟信号CLK1，能够在BUFFER电路的输出端得到一个相对于CLK1略有延迟的时钟信号CLK2；通过控制预放大电路中NMOS晶体管M1和M2的通断，使NMOS晶体管M1和M2具有接收输入信号和阻断静态电流通路的功能；在锁存阶段，通过锁存结构将锁存输出端OUT+和OUT‑锁存在相应的状态，以此实现快速锁存功能。该电路利用类似于反相器的结构控制传给预放大器输入端的信号，进而控制静态电流通路的通断，降低了锁存阶段的功耗。
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公开(公告)号：CN111863055B
公开(公告)日：2022-10-28
申请号：CN202010811719.9
申请日：2020-08-13
Applicant: 安徽大学 , 长鑫存储技术有限公司
Abstract: 本公开提供了一种灵敏放大器、存储器和灵敏放大器的控制方法，涉及半导体存储器技术领域。灵敏放大器包括：放大模块；控制模块，与放大模块电连接；其中，在读取第一位线上存储单元中数据的情况下，在灵敏放大器的失调补偿阶段，控制模块用于将放大模块配置为包括第一二极管结构、第一电流镜结构和输入输出相连的第一反相器；在读取第二位线上存储单元中数据的情况下，在灵敏放大器的失调补偿阶段，控制模块用于将放大模块配置为包括第二二极管结构、第二电流镜结构和输入输出相连的第二反相器。本公开可以实现灵敏放大器的失调补偿，进而提高半导体存储器的性能。
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公开(公告)号：CN111899776B
公开(公告)日：2022-09-16
申请号：CN202010769025.3
申请日：2020-08-03
Applicant: 安徽大学
IPC: G11C11/413
Abstract: 本发明公开了一种降低静态随机存储器中灵敏放大器失调电压的电路结构，该电路结构可以估量灵敏放大器自身失调电压产生的延迟，并把它转换为校准信号的长度。校准信号给灵敏放大器的输入放电，降低输入电压，从而可以有效降低灵敏放大器的失调电压，进而有效的降低了数据读取的故障率。
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公开(公告)号：CN114499497A
公开(公告)日：2022-05-13
申请号：CN202210092878.7
申请日：2022-01-26
Applicant: 安徽大学
IPC: H03K19/0185 , H03K19/00 , H03K19/003
Abstract: 本发明公开了一种强下拉锁存结构电平转换电路，包括两极输入反相器、强下拉锁存电路和DLS输出反相器；所述强下拉锁存电路包括由四个PMOS晶体管和两个NMOS晶体管构成的两部分结构，每一部分结构均包括一个RVT上拉PMOS晶体管、一个HVT中间上拉PMOS晶体管和一个LVT下拉NMOS晶体管，每一部分RVT上拉PMOS晶体管的栅极均连接于另一部分LVT下拉NMOS晶体管的漏极，构成强下拉锁存电路；两极输入反相器包括两个级联关系的反相器；DLS输出反相器作为输出反相器电路。本发明保证了先进工艺下超低内核电压转换为I/O电压的可靠性，而且具有电平转换范围广、转换速度快、可靠性高的优点。
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Patent Agency Ranking
公开(公告)号：CN114446350A
公开(公告)日：2022-05-06
申请号：CN202210090221.7
申请日：2022-01-25
Applicant: 安徽大学
IPC: G11C11/414 , G11C11/416
Abstract: 本发明公开了一种用于存内计算的行列布尔运算电路，包括SRAM阵列、行译码单元、读字线控制单元和灵敏放大器SA；SRAM阵列中的每个Bitcell均采用8管SRAM单元；该8管SRAM单元在传统6管SRAM单元基础上增加了可以读出数据的控制端口，即NMOS晶体管N5和NMOS晶体管N6，并且增加了读字线RWL和读位线RBL，从而使本发明不仅能实现列的布尔运算，而且能实现行的布尔运算，还能实现矩阵的转置计算，这大大提高了存内计算的能力。
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公开(公告)号：CN113658627A
公开(公告)日：2021-11-16
申请号：CN202110845112.7
申请日：2021-07-26
Applicant: 安徽大学 , 合肥市微电子研究院有限公司
IPC: G11C16/04
Abstract: 本发明公开了一种能区分阻态交叉的10T4R单元电路，包括10个NMOS晶体管；以及4个阻变随机存储器RRAM，分别为RRAM1、RRAM2、RRAM3、RRAM4，RRAM1和RRAM4的摆放方向相同，顶部电极朝左；RRAM2和RRAM3的摆放方向相同，顶部电极朝右；且所述电路采用反向编码方式，具体来说：顶部电极朝左的高阻态代表“0”，低阻态代表“1”；顶部电极朝右的高阻态代表“1”，低阻态代表“0”；通过所采用的反向编码方式和4个RRAM的串并联切换，消除阻态交叉对电路产生的影响，实现“与”、“或”和“异或”的布尔逻辑运算和三态寻址操作，并有效提高计算准确性。
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公开(公告)号：CN110251097B
公开(公告)日：2021-09-14
申请号：CN201910537198.X
申请日：2019-06-20
Applicant: 安徽大学
IPC: A61B5/01 , A61B5/0531 , A61B5/08
Abstract: 本发明公开了一种人体运动后适感检测系统，包括：多维参数获取模块，基于多种传感器采集人体相关信息；推理模块，基于人体相关信息来确定用户是否处于运动状态，进而推断是否产生报警信号；警报模块，用于在接收到报警信号时，发出报警，并提示报警原因。上述系统通过感知人体信息，对信息作预判处理，从而确定当前是否为运动状态，进而进行舒适度判断，相比于现有系统而言，提高了检测结果的准确度。
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公开(公告)号：CN112071343A
公开(公告)日：2020-12-11
申请号：CN202010831388.5
申请日：2020-08-18
Applicant: 安徽大学
IPC: G11C11/413 , G06F7/523
Abstract: 本发明公开了一种在存储器中结合电容实现乘法的SRAM电路结构，通过将被乘数与乘数分别存储在6T SRAM单元与WL内，被乘数的十进制数值由单元的6T SRAM WL开启时间决定，乘数数值的正负由左字线(WL Left，缩写为WLL)开启还是右字线(WL Right，缩写为WLR)开启决定。被乘数的正负由冗余列输出的参考电压决定，乘数的十进制数值分解为二进制按照高位到低位的顺序从左至右存储在同一行的相邻单元中，并通过与复用电容相结合实现高低位权值设置。上述结构能够提升运算速度和效率，并减少数据搬移过程产生的功耗。
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公开(公告)号：CN111933195A
公开(公告)日：2020-11-13
申请号：CN202010902476.X
申请日：2020-09-01
Applicant: 安徽大学 , 长鑫存储技术有限公司
Abstract: 本公开提供了一种灵敏放大器、存储器和灵敏放大器的控制方法，涉及半导体存储器技术领域。灵敏放大器包括：放大模块；用于读取存储单元的数据；控制模块，与放大模块电连接；其中，在灵敏放大器的第一失调补偿阶段，控制模块用于将放大模块配置为包括第一反相器和第二反相器，第一反相器和第二反相器均为输入输出相连的反相器；在灵敏放大器的第二失调补偿阶段，控制模块用于将放大模块配置为包括电流镜结构。本公开可以实现灵敏放大器的失调补偿，进而提高半导体存储器的性能。
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