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公开(公告)号：CN109669682B
公开(公告)日：2021-04-02
申请号：CN201811550171.6
申请日：2018-12-18
Applicant: 上海交通大学
Abstract: 本发明提供了一种基于通用可重构处理器的DBSS和MBSS映射方法，包括：将循环分割为循环控制基本块和循环体基本块，所述循环控制基本块包括基本算子，所述循环体基本块包括循环体；根据所述循环体基本块的循环体构建第一有向图描述数据依赖关系；根据所述循环控制基本块的基本算子构建数据流图，根据循环控制基本块和循环体基本块之间的控制依赖关系构建第二有向图描述基本块之间的控制依赖关系；将循环控制基本块和循环体基本块合并为一个混合数据控制流图；对混合数据控制流图进行映射。在处理循环边界不确定的应用上，本发明在速度、性能和功耗上都具有较大的优势。
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公开(公告)号：CN112488070A
公开(公告)日：2021-03-12
申请号：CN202011517057.0
申请日：2020-12-21
Applicant: 上海交通大学 , 上海航天测控通信研究所
Abstract: 一种面向遥感图像目标检测的神经网络压缩方法，包括基于深度学习框架对目标检测神经网络进行训练，得到基准网络模型和基准mAP指标；按照卷积层参数量大小顺序，逐层将传统卷积层拆分为一层深度卷积和一层逐点卷积两个参数量更小的卷积层，直至超过mAP指标损失阈值；进行基于TPE优化的自适应剪枝；对权重进行基于层的动态固定点量化，对输入特征图进行基于区域的动态固定点量化，进一步压缩网络模型，逐步降低量化位宽，直至mAP指标损失超过阈值。本发明能够自动对网络各层剪枝阈值进行调节，从而减少剪枝引起的性能损失；通过动态固定点量化，减少量化引起的性能损失；最终在遥感图像目标检测网络上达到25倍以上的压缩率，mAP指标损失不到1％。
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公开(公告)号：CN112084139A
公开(公告)日：2020-12-15
申请号：CN202010861508.6
申请日：2020-08-25
Applicant: 上海交通大学
IPC: G06F15/78
Abstract: 本发明公开了一种基于数据流驱动的多发射混合粒度可重构阵列处理器，涉及可重构阵列的异构节点设计技术领域。该阵列处理器包括数据访问单元、数据存储单元、粗粒度处理单元、细粒度处理单元、主核处理器、本地存储器和任务控制器。其中，粗粒度处理单元包括输入缓冲区、输出缓冲区、运算器、本地寄存器、可配置寄存器和可配置数据选择器。该阵列处理器提高了可重构阵列的并行执行能力，通过将功能操作码固化在硬件内部，减少主核指令的干预，减少取指译指开销，还保证了计算结果的正确性。
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公开(公告)号：CN111538475A
公开(公告)日：2020-08-14
申请号：CN202010219354.0
申请日：2020-03-25
Applicant: 上海交通大学
IPC: G06F7/58
Abstract: 本发明提供了一种基于FPGA的真随机数发生器构建系统及方法，包括：控制单元、熵源产生模块、熵提取器、熵源解码器、后处理模块以及随机数发生器；所述控制单元与熵源产生模块、熵提取器、熵源解码器、后处理模块分别相连；所述控制单元能够进行随机数发生器的初始化设置；所述随机数发生器需要外部提供一个时钟单元，其输出作为随机数发生器的工作时钟；所述随机数发生器的熵源来自熵源产生模块；所述熵源产生模块中的一个相互耦合的自定时振荡环产生的时钟抖动信号作为随机数发生器的熵源。本发明比传统的反相器振荡环或者没有耦合的自定时振荡环更稳定，鲁棒性更好，这样的真随机数发生器在电压或环境变化时可以相对稳定的工作。
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Patent Agency Ranking
公开(公告)号：CN105426274B
公开(公告)日：2018-12-25
申请号：CN201510779979.1
申请日：2015-11-13
Applicant: 上海交通大学
Abstract: 本发明公开了一种容软错误的粗粒度可重构阵列，接收阵列的输入数据和阵列的配置信息，包括成阵列排布的多个执行单元。各执行单元包括三个多路复用器、运算器和寄存器堆；各多路复用器的第一输入端皆用于接收阵列的输入数据，第二输入端对应地与寄存器堆的三个输出端相连，第三输入端皆用于接收上一行执行单元的输出，控制端皆用于接收阵列的配置信息中的选择信号，输出端分别连接到运算器的三个输入端，运算器的控制端用于接收阵列的配置信息中的运算指令，运算器的运算结果输出到阵列之外、输出到下一行的任意一个执行单元中以及输出到寄存器堆。本发明硬件代价低，应用灵活，能将执行单元很容易地组织成三模冗余单元，从而实现容错加固功能。
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公开(公告)号：CN105302525B
公开(公告)日：2018-01-05
申请号：CN201510673764.1
申请日：2015-10-16
Applicant: 上海交通大学
IPC: G06F9/38
Abstract: 本发明公开了一种用于多层次异构结构的可重构处理器的并行处理方法，包括：步骤一，获取类汇编的代码中间表示IR，并进行指令提取；步骤二，对提取出的指令进行分析，根据数据流构建指令依赖图；步骤三，计算迭代间隔，该迭代间隔指单个PE重复执行两条相同指令之间所间隔的时钟周期；步骤四，构建CONFIGIR配置信息，该CONFIGIR配置信息包含执行配置包的可重构运算阵列编号、配置包长度及各条配置信息中的操作指令；步骤五，获取访存信息；步骤六，对CONFIGIR配置信息二进制映射,通过本发明，实现了一种面向的三层异构可重构处理器架构的后端处理方案。
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公开(公告)号：CN103544986B
公开(公告)日：2016-08-17
申请号：CN201310467311.4
申请日：2013-10-09
Applicant: 上海交通大学
Abstract: 本发明涉及一种基于电荷再利用和位线分级的低功耗8管SRAM芯片设计方法，包括以下步骤：1)在一块SRAM中使用两个不同的8管存储单元(N?type和P?type)，两个不同的8管存储单元的写位线之间通过四个开关连接；2)写操作时，在8管SRAM单元的写位线上进行位线电荷再利用技术，由两个不同的8管存储单元共同完成写操作；3)读操作时，两个不同的8管存储单元分别进行相同的读操作，该读操作采用读位线分级的结构，由读位线和其子位线共同完成读操作。与现有技术相比，本发明具有能耗低、稳定性高、性能佳、结构简单等优点。
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公开(公告)号：CN105302525A
公开(公告)日：2016-02-03
申请号：CN201510673764.1
申请日：2015-10-16
Applicant: 上海交通大学
IPC: G06F9/38
Abstract: 本发明公开了一种用于多层次异构结构的可重构处理器的并行处理方法，包括：步骤一，获取类汇编的代码中间表示IR，并进行指令提取；步骤二，对提取出的指令进行分析，根据数据流构建指令依赖图；步骤三，计算迭代间隔，该迭代间隔指单个PE重复执行两条相同指令之间所间隔的时钟周期；步骤四，构建CONFIGIR配置信息，该CONFIGIR配置信息包含执行配置包的可重构运算阵列编号、配置包长度及各条配置信息中的操作指令；步骤五，获取访存信息；步骤六，对CONFIGIR配置信息二进制映射,通过本发明，实现了一种面向的三层异构可重构处理器架构的后端处理方案。
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公开(公告)号：CN103544986A
公开(公告)日：2014-01-29
申请号：CN201310467311.4
申请日：2013-10-09
Applicant: 上海交通大学
Abstract: 本发明涉及一种基于电荷再利用和位线分级的低功耗8管SRAM芯片设计方法，包括以下步骤：1)在一块SRAM中使用两个不同的8管存储单元(N-type和P-type)，两个不同的8管存储单元的写位线之间通过四个开关连接；2)写操作时，在8管SRAM单元的写位线上进行位线电荷再利用技术，由两个不同的8管存储单元共同完成写操作；3)读操作时，两个不同的8管存储单元分别进行相同的读操作，该读操作采用读位线分级的结构，由读位线和其子位线共同完成读操作。与现有技术相比，本发明具有能耗低、稳定性高、性能佳、结构简单等优点。
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