公开(公告)号：CN100521145C

公开(公告)日：2009-07-29

申请号：CN200510081961.0

申请日：2005-07-06

Applicant: 三菱电机株式会社

Inventor： 寺岛知秀

IPC: H01L21/76 ,  H01L29/06

CPC classification number: H01L29/8611 ,  H01L29/063 ,  H01L29/868

Abstract: 在p-型的半导体衬底(1)上形成n-型的半导体层(2)。在半导体衬底(1)和半导体层(2)的界面形成n+型的埋入杂质区域(3)。在埋入杂质区域(3)和半导体层(2)的界面形成p+型的埋入杂质区域(4)。在埋入杂质区域(3、4)的上方，半导体层(2)的上面内形成n型的杂质区域(6)。并且，在埋入杂质区域(3、4)的上方，半导体层(2)的上面内与杂质区域(6)分开形成p型的杂质区域(5)。而且，杂质区域(6)的电位高于杂质区域(5)时，杂质区域(5)和埋入杂质区域(4)由耗尽层电气分离。从而，提供可以提高半导体装置厚度方向上的耐压的技术。

公开(公告)号：CN100431171C

公开(公告)日：2008-11-05

申请号：CN200410003343.X

申请日：2004-01-19

Applicant: 三菱电机株式会社

Inventor： 寺岛知秀

IPC: H01L29/868 ,  H01L29/861 ,  H01L27/12

CPC classification number: H01L29/0661 ,  H01L21/84 ,  H01L27/1203 ,  H01L29/8611 ,  H01L29/868

Abstract: 本发明可实现具有SOI结构的半导体装置的高耐压。在BOX(Buried Oxide layer)层(2)上的半导体层(10)，形成由第一P型区域(11)、N+型区域(12)、N-型区域(13)组成的二极管。在该半导体层(10)的底部形成第二P型区域(14)，该第二P型区域(14)由绝缘氧化膜(21)分割成多个。二极管为反偏置状态时，N+型区域(12)正下方的第二P型区域(14)与N+型区域(12)成为大致相同的电压。随着越接近第一P型区域(11)，第二P型区域(14)的电位变得越低。结果，半导体层(10)和BOX层2的界面中的电场集中被缓和，可以实现该二极管的高耐压。

公开(公告)号：CN101266974A

公开(公告)日：2008-09-17

申请号：CN200710169323.3

申请日：2007-11-22

Applicant: 三菱电机株式会社

Inventor： 寺岛知秀

IPC: H01L27/06 ,  H02M1/08

CPC classification number: H02J7/022 ,  H01L27/0629 ,  H01L27/0635 ,  H03K17/6871 ,  H03K17/6872 ,  H03K17/6874 ,  H03K19/017509 ,  Y02B40/90

Abstract: 本发明涉及一种对充电对象元件(C)供给充电电流的半导体器件，该半导体器件包括：第1导电类型的半导体层(1)；第2导电类型的第1半导体区(2)，具有与充电对象元件(C)的第1电极耦合的第1节点(N1)和与供给电源电压的电源电位节点(NL1)耦合的第2节点(N2)，并形成在半导体层(1)的主表面上；第1导电类型的第2半导体区(3)，具有与电源电位节点(NL1)耦合的第3节点(N3)，在第1半导体区(2)的表面上与半导体层(1)空出间隔而形成；以及电荷载流子移动限制部，限制电荷载流子从第3节点(N3)向半导体层(1)移动。

公开(公告)号：CN101165915A

公开(公告)日：2008-04-23

申请号：CN200710139927.3

申请日：2007-08-03

Applicant: 三菱电机株式会社

Inventor： 寺岛知秀 ,  鱼田紫织

IPC: H01L29/73

CPC classification number: H01L29/735 ,  H01L29/0692 ,  H01L29/0821

Abstract: 本发明提供一种抑制了寄生动作的半导体装置。该半导体装置具有n－区域(2a)、与n－区域(2a)分离地形成的n－区域(2c)、形成在n－区域(2a)和n－区域(2c)之间的n－区域(2b)、配置于n－区域(2c)和n－区域(2b)之间并具有比p－区域(1)低的电阻的p扩散区域(4b)。具有以与n－区域(2a)的方式形成的发射极(7)。具有以与n－区域(2c)接触的方式形成的发射极(9)。具有形成在被n－区域(2a)和n－区域(2b)夹持的区域的基极(8)。n－区域(2b)和p扩散区域(4b)通过导线(11)电连接。n－区域(2b)与n－区域(2c)的距离Y大于n－区域(2b)的宽度X。

公开(公告)号：CN1744297A

公开(公告)日：2006-03-08

申请号：CN200510081961.0

申请日：2005-07-06

Applicant: 三菱电机株式会社

Inventor： 寺岛知秀

IPC: H01L21/76 ,  H01L29/06

CPC classification number: H01L29/8611 ,  H01L29/063 ,  H01L29/868

Abstract: 在p－型的半导体衬底(1)上形成n－型的半导体层(2)。在半导体衬底(1)和半导体层(2)的界面形成n+型的埋入杂质区域(3)。在埋入杂质区域(3)和半导体层(2)的界面形成p+型的埋入杂质区域(4)。在埋入杂质区域(3、4)的上方，半导体层(2)的上面内形成n型的杂质区域(6)。并且，在埋入杂质区域(3、4)的上方，半导体层(2)的上面内与杂质区域(6)分开形成p型的杂质区域(5)。而且，杂质区域(6)的电位高于杂质区域(5)时，杂质区域(5)和埋入杂质区域(4)由耗尽层电气分离。从而，提供可以提高半导体装置厚度方向上的耐压的技术。