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公开(公告)号：CN101866479A
公开(公告)日：2010-10-20
申请号：CN201010166256.1
申请日：2010-05-07
Applicant: 浙江大学
IPC: G06T3/40
Abstract: 一种基于非下采样Contourlet变换的边缘自适应图像放大方法，步骤包括：(1)输入原始图像，设定目标图像的分辨率，确定图像的放大比例系数；(2)对原始图像进行非下采样Contourlet变换，得到变换域的方向子带系数图像；(3)对方向子带系数图像采用方向自适应的插值方法放大至目标分辨率；(4)根据放大的方向子带系数图像，估计目标图像每一待插值点的插值方向；(5)根据目标图像待插值点的插值方向，采用方向自适应的插值方法获得待插值点的像素值；(6)输出最终的放大图像。本发明实现了任意方向的插值，放大后的图像边缘平滑度高，图像整体视觉效果好，可应用于灰度或彩色图像的比例放大。
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公开(公告)号：CN101232456B
公开(公告)日：2010-09-08
申请号：CN200810059344.4
申请日：2008-01-25
Applicant: 浙江大学
IPC: H04L12/56 , G06F15/173
Abstract: 本发明公开了一种分布式可测试片上网络路由器，包括通道数量可配制的多个物理传输通道，用于提供物理数据的传输；一个路由器配置通道，独立于数据传输网络，支持路由器的连接性测试；多个通道链路控制器，完成对输入请求的响应及虚通道的分配；一个交叉开关，提供输入虚通道到输出通道之间的全连接；多个分布式路由控制器，分布在输入虚通道处，根据通道中微片头信息决定微片的转发方向；多个分布式仲裁器，分布在输出通道中，在有多个输入虚通道请求占用输出通道时决定输出通道的所有权归属。本发明的路由器适用于多处理器系统芯片中片上网络系统，具有的可靠、高效、可测试、可扩展的特性。
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公开(公告)号：CN100465877C
公开(公告)日：2009-03-04
申请号：CN200610154979.3
申请日：2006-12-01
Applicant: 浙江大学
IPC: G06F7/544
Abstract: 本发明公开了一种高速分裂式乘累加器MAC装置，包括输入和输出，该装置还包括四个功能单元：功能单元Ⅰ是数据选择单元，在输入中选择合适的乘数和被乘数输出；功能单元Ⅱ是半字位宽的乘累加器，根据累加选择信号A_mul和符号选择信号U_mul将功能单元Ⅰ输入的乘数和被乘数相乘得到乘累加器结果；功能单元Ⅲ包含两部分电路，一是两个半字模式乘加结果的输出电路，二是全字模式乘法或乘累加运算的预处理电路；功能单元Ⅳ是全字模式乘法或乘累加运算的输出电路，其是一个进位选择结构，包含选择器和一个比特加法器。本发明的高速分裂式乘累加器MAC装置，工作频率快、流水线深度不大、计算并行度高，能够解决多种模式的乘累加运算。
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公开(公告)号：CN101261601A
公开(公告)日：2008-09-10
申请号：CN200810060713.1
申请日：2008-04-25
Applicant: 浙江大学
IPC: G06F11/36
Abstract: 本发明公开了一种微处理器调试方法，包括：一个调试通信接口，作为调试主机与微处理器内核的通信通道；一种同步机制，保证不同时钟域的内核与调试主机分时访问地址寄存器、数据寄存器和控制寄存器；一种快速传送机制，实现大量数据在片外调试存储空间与微处理器内核之间快速上载和下载；七类产生于微处理器不同流水级的调试异常；一种调试异常精确处理机制。本发明还同时提供了用于嵌入到被调试的微处理器上的专用的微处理器调试模块。采用本发明的方法能解决JTAG调试传输速率问题以及精确调试异常的触发和处理问题。
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公开(公告)号：CN101232456A
公开(公告)日：2008-07-30
申请号：CN200810059344.4
申请日：2008-01-25
Applicant: 浙江大学
IPC: H04L12/56 , G06F15/173
Abstract: 本发明公开了一种分布式可测试片上网络路由器，包括通道数量可配制的多个物理传输通道，用于提供物理数据的传输；一个路由器配置通道，独立于数据传输网络，支持路由器的连接性测试；多个通道链路控制器，完成对输入请求的响应及虚通道的分配；一个交叉开关，提供输入虚通道到输出通道之间的全连接；多个分布式路由控制器，分布在输入虚通道处，根据通道中微片头信息决定微片的转发方向；多个分布式仲裁器，分布在输出通道中，在有多个输入虚通道请求占用输出通道时决定输出通道的所有权归属。本发明的路由器适用于多处理器系统芯片中片上网络系统，具有的可靠、高效、可测试、可扩展的特性。
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Patent Agency Ranking
公开(公告)号：CN100363885C
公开(公告)日：2008-01-23
申请号：CN200410084483.4
申请日：2004-11-19
Applicant: 浙江大学
IPC: G06F7/544
Abstract: 本发明公开了一种微处理器及计算机系统，旨在提供一种用于解决处理器中需要多种乘累加模式支持的乘累加装置。该乘累加装置包括预译码单元模块、部分积产生单元模块、Wallace树型加法单元模块、累加单元模块和最终结果单元模块，并按顺序依次连接。与现有技术相比，本发明的有益效果是：提出了一种不需要产生BOOTH编码系数的部分积联合产生方法，可以将部分积产生逻辑减少一个环节，降低部分积产生电路的时延和门数，在保证功能同时减小电路实现的代价，可以均衡各个流水级的时延，满足DSP高工作频率要求。
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公开(公告)号：CN1963745A
公开(公告)日：2007-05-16
申请号：CN200610154979.3
申请日：2006-12-01
Applicant: 浙江大学
IPC: G06F7/544
Abstract: 本发明公开了一种高速分裂式乘累加器MAC装置，包括输入和输出，该装置还包括四个功能单元：功能单元I是数据选择单元，在输入中选择合适的乘数和被乘数输出；功能单元II是半字位宽的乘累加器，根据累加选择信号A_mul和符号选择信号U_mul将功能单元I输入的乘数和被乘数相乘得到乘累加器结果；功能单元III包含两部分电路，一是两个半字模式乘加结果的输出电路，二是全字模式乘法或乘累加运算的预处理电路；功能单元IV是全字模式乘法或乘累加运算的输出电路，其是一个进位选择结构，包含选择器和一个比特加法器。本发明的高速分裂式乘累加器MAC装置，工作频率快、流水线深度不大、计算并行度高，能够解决多种模式的乘累加运算。
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公开(公告)号：CN1664775A
公开(公告)日：2005-09-07
申请号：CN200410016756.1
申请日：2004-03-03
Applicant: 浙江大学
IPC: G06F9/38
Abstract: 本发明公开了一种微处理器及计算机系统，旨在提供一种面向内存的数字信号处理器(DSP)结构，尤其涉及到数字信号处理器中数据旁路技术。本发明提出了一种新的数据旁路技术，在该电路中，实现了6路的数据转发，其中4路对11个数据源进行有优先级的并行数据选择，2路对3个数据源进行有优先级的并行数据选择。本发明的有益效果是减少流水线中的冲突停顿，减少时延，提高处理器的时钟，从而提高实时处理能力。本发明设计的6级流水线结构的数字信号处理器中的数据旁路技术对关键的4路都采用了并行处理技术，而一般的做法是每一路需要用10个数据选择器进行串行数据选择。
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公开(公告)号：CN1632740A
公开(公告)日：2005-06-29
申请号：CN200410084483.4
申请日：2004-11-19
Applicant: 浙江大学
IPC: G06F7/544
Abstract: 本发明公开了一种微处理器及计算机系统，旨在提供一种用于解决处理器中需要多种乘累加模式支持的乘累加装置。该乘累加装置包括预译码单元模块、部分积产生单元模块、Wallace树型加法单元模块、累加单元模块和最终结果单元模块，并按顺序依次连接。与现有技术相比。本发明的有益效果是：提出了一种不需要产生BOOTH编码系数的部分积联合产生方法，可以将部分积产生逻辑减少一个环节，降低部分积产生电路的时延和门数，在保证功能同时减小电路实现的代价，可以均衡各个流水级的时延，满足DSP高工作频率要求。
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