-
公开(公告)号：CN103700702B
公开(公告)日：2016-08-24
申请号：CN201310751571.4
申请日：2013-12-30
申请人： 杭州电子科技大学
发明人： 刘军
摘要： 本发明公开了基于SOI工艺的漏/源区介质(PN结)隔离前栅P-MOSFET射频开关超低损耗器件，将SOI P-MOSFET器件源(漏)区进行改造，在源(漏)区形成PN结或者介质电容，源区结深较深，漏区中间制造P型掺杂或者介质，形成PN结或介质电容，形成对在漏区施加直流偏置的隔离，通过体、背栅偏置设置、使得背栅MOSFET沟道进入导通，前栅P-MOSFET漏区交流信号耦合到背栅MOSFET上，由于背栅MOSFET工作于导通状态，该结构对前栅MOSFET开态下的阻抗形成调整、使前栅P-MOSFET作为开关开态应用下的射频损耗降低，超低损耗射频开关；当器件自热效应产生、导致背栅MOSFET形成负阻抗时，或当背栅MOSFET工作于放大状态时，则前栅耦合信号可直接得到放大，并补偿前栅开态下的能量损耗，使得损耗进一步降低。
-
公开(公告)号：CN103681789B
公开(公告)日：2016-08-24
申请号：CN201310751138.0
申请日：2013-12-30
申请人： 杭州电子科技大学
发明人： 刘军
IPC分类号： H01L29/06
摘要： 本发明公开了一种基于SOI工艺的漏源区介质/PN结隔离前栅P/N-MOSFET射频开关超低损耗器件,将SOI P(N)-MOSFET器件源漏区进行改造，在源和漏区制造PN结或者介质电容，源区结深较深，漏区中间植入N（P）型掺杂或者介质，形成PN结或介质电容，形成对在漏极施加直流电压的隔离，通过体、背栅偏置设置、通过体、背栅偏置设置、使得背栅MOSFET沟道进入导通状态，前栅P(N)-MOSFET漏区交流信号会耦合到背栅MOSFET上，由于背栅MOSFET工作于导通状态，该结构对前栅MOSFET开态下的阻抗形成调整、使前栅MOSFET作为开关开态应用下的射频损耗降低；当器件自热效应产生、导致背栅MOSFET形成负阻抗时，当背栅MOSFET工作于放大状态时，前栅耦合信号可直接得到放大，并补偿前栅开态下的能量损耗，形成超低、零损耗射频开关。
-
公开(公告)号：CN104498323B
公开(公告)日：2016-06-22
申请号：CN201410660062.5
申请日：2014-11-18
申请人： 杭州电子科技大学 , 国家海洋局第三海洋研究所
IPC分类号： C12M1/00
摘要： 本发明公开了一种深海原位微生物培养装置。现有深海特定微生物富集研究设备不足。本发明的滑套固定在安装架底部；吊管的外壁与上挡环和下挡环均间隙配合；导向管的顶部与下挡环固定，底部通过拉簧与安装架连接；导向管与滑套滑动连接；培养罐内等距设有多张隔离网，螺纹杆穿过所有隔离网的中心；隔离网的上、下两侧均设有螺母，螺母与螺纹杆螺纹连接将隔离网固定；多个培养罐设置在安装架内，培养罐与滑套固定；培养罐的顶端设有培养罐压盖；每个培养罐压盖与一根压盖杠杆的一端固定；每根压盖杠杆的中部与对应培养罐的杠杆连接块铰接，另一端伸入上挡环和下挡环的间隙内。本发明可在深海环境下长期放置，用于微生物的富集培养和回收。
-
公开(公告)号：CN102738124B
公开(公告)日：2015-05-13
申请号：CN201210226478.7
申请日：2012-06-29
申请人： 杭州电子科技大学
IPC分类号： H01L23/552
摘要： 本发明涉及一种应用分形理论的接地屏蔽结构。现有的片上螺旋电感、变压器由于产生交变的电磁场，会在衬底引起感应电流，产生能量损耗，降低了电感值和Q值。本发明的屏蔽结构位于线圈绕成的电感/变压器的中心部分，采用底层薄的金属层M1和M2，通过分形理论的自相似和迭代原理在H形和十字形的基本单元的基础上，构造一阶、二阶、三阶、甚至更高阶的图案接地屏蔽层。本发明有效的屏蔽掉渗透到衬底的电磁场，降低可在衬底和衬底表面区域产生的感应电流，达到降低衬底能量损耗和提高了电感值和品质因数的作用。
-
公开(公告)号：CN102738125B
公开(公告)日：2015-01-28
申请号：CN201210226689.0
申请日：2012-06-29
申请人： 杭州电子科技大学
IPC分类号： H01L23/552 , H01L23/64
摘要： 本发明涉及一种应用分形理论的PFS（PatternedFloatShield）结构。现有的片上螺旋电感、变压器由于产生交变的电磁场，会在衬底引起感应电流，产生能量损耗，降低了电感值和Q值。本发明的PFS位于电感、变压器和衬底之间，采用底层薄的金属层，通过自相似和迭代原理进行构造，最后由一条条的相互垂直的金属条合并构成分形结构。本发明有效的屏蔽掉衬底的电磁场效应，降低衬底的损耗，提高了电感值和品质因数。
-
公开(公告)号：CN103715263A
公开(公告)日：2014-04-09
申请号：CN201310732675.0
申请日：2013-12-26
申请人： 杭州电子科技大学
CPC分类号： H01L29/788 , H01L29/0847
摘要： 本发明公开了基于SOI工艺的背栅漏/源半浮前栅N-MOSFET射频开关零损耗器件，将SOIPMOS器件漏/源区进行改造，将源（或漏）区的结深设置略小于P型顶层硅厚度，以背栅漏半浮为例，源区结深较深，漏区的结深设置略小于P型顶层硅厚度，形成寄生二极管，从而对漏极施加直流信号的隔离，通过体、背栅偏置设置、使得背栅MOSFET沟道进入导通状态，由于背栅MOSFET工作于导通状态，该结构对前栅MOSFET开态下的阻抗形成调整、使前栅N-MOSFET作为开关开态应用下的射频损耗降低，甚至形成零损耗射频开关；当器件自热效应产生、导致背栅MOSFET形成负阻抗时，或当背栅MOSFET工作于放大状态时，则前栅耦合信号可直接得到放大，并补偿前栅开态下的能量损耗，形成超低、零损耗射频开关。
-
-
公开(公告)号：CN102103184B
公开(公告)日：2012-11-07
申请号：CN201110024319.4
申请日：2011-01-23
申请人： 杭州电子科技大学
IPC分类号： G01R31/26
摘要： 本发明涉及一种提取晶体管非线性热阻方法。现有的方法在不同功率水平下提取得到热阻值并非常数，容易导致热阻难以确定等问题。本发明首先建立晶体管的热阻Rth与直流功率耗散Pd、模型参数RO、RA、RB；直流功率耗散Pd与漏极电流Ids、漏-源电压Vds；结温Tj与外界温度TA、热阻Rth、直流功率耗散Pd关系，从而确定其变化量之间的关系；其次计算固定栅-源电压的Ids随Tj和Vds的变化其次变化量ΔIds；然后在不同外界温度和固定栅极电压条件下测量得到漏极电流和漏极电压的关系特性；最后根据测得参数和模型得到热阻。本发明方法简单、高效。
-
公开(公告)号：CN102097429A
公开(公告)日：2011-06-15
申请号：CN201110051873.1
申请日：2011-03-04
申请人： 杭州电子科技大学
摘要： 本发明涉及一种垂直结构差分集成螺旋电感。目前多数集成在片电感所占芯片面积较大。本发明中第一引线层一端与第一左金属层一端连接，第一左金属层另一端依次各个通孔和金属层与第四左金属层一端连接，第四左金属层另一端通过第四通孔与第三中右金属层一端连接，第三中右金属层另一端通过第五通孔与第二金属层一端连接，第二金属层另一端通过第六通孔与第三中左金属层一端连接，第三中左金属层另一端通过第七通孔与第四右金属层一端连接，第四右金属层另一端通过各个通孔和金属层和第十通孔后与第一右金属层一端连接，第一右金属层另一端与第二引线层一端连接。本发明能够在尽可能小的面积上达到感值及Q值要求。
-
公开(公告)号：CN117648901A
公开(公告)日：2024-03-05
申请号：CN202311798053.8
申请日：2023-12-25
申请人： 杭州电子科技大学
IPC分类号： G06F30/392 , G06F30/394 , G06F30/398
摘要： 本发明公开一种基于Cadence SiP Digital Layout的设计规则检查方法。该方法是通过编写SiP工具插件的方法对void间距进行了全面的检查，分为shape之间的void检查、shape轮廓的void检查以及shape内部void的检查三个部分，并将不符合规则的版图区域信息输出或者在版图上进行标记。本发明解决了现有的Cadence SiP Digital Layout检查void间距情况单一，无法满足实际基板版图设计检查需要的问题，确保设计的可制造性和性能，减少后期修复问题的成本，缩短了SiP设计制造的周期。
-
-
-
-
-
-
-
-
-
搜索结果
102 条记录 (耗时 0.037 秒)
