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公开(公告)号：CN100365423C
公开(公告)日：2008-01-30
申请号：CN200410086421.7
申请日：2004-10-20
Applicant: 华为技术有限公司
IPC: G01R31/317 , G01R31/28 , G06F11/22
Abstract: 本发明公开了一种JTAG链自动连接系统，该系统包括至少一个用于连接JTAG控制器的JTAG接口、一个以上JTAG器件、CPU、逻辑控制单元，用于控制JTAG链的自动连接，其连接关系为：JTAG器件和JTAG接口的TDI管脚和TDO管脚分别与逻辑控制单元的输入/输出端相连；JTAG接口的TCK管脚和TMS管脚均与JTAG器件的对应管脚相连；控制信号由CPU通过控制接口接入逻辑控制单元的输入/输出端。本发明还同时公开了一种实现JTAG链自动连接的方法，该方法能够在该系统上完成JTAG链的自动连接。采用该系统及其方法是一种可靠的JTAG链连接方法，提高了测试的方便性，并简化了设计，减少了工作量。本发明可以将针对器件的JTAG链连接方法延伸到模块级的JTAG链自动连接，给测试带来很大方便。
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公开(公告)号：CN118678691A
公开(公告)日：2024-09-20
申请号：CN202310268159.0
申请日：2023-03-14
Abstract: 本申请涉及一种热辅助SOT‑MRAM器件、存储阵列以及存储芯片。器件包括：顶电极、至少一个磁隧道结、写电流通道层、隔热层和衬底，所述磁隧道结包括依次堆叠的参考层、隧穿层和磁性自由层，所述写电流通道层位于所述衬底上方，所述磁隧道结位于所述写电流通道层上方，所述顶电极位于所述磁隧道结上方，所述隔热层位于以下至少一个部位：所述写电流通道层下方、处于所述写电流通道层与所述衬底之间；所述写电流通道层上方且至少处于所述磁隧道结的两侧。能够降低SOT‑MRAM的写电流和功耗，并且写电流的减小可以减小写入晶体管的面积，增大存储密度。
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公开(公告)号：CN118076118A
公开(公告)日：2024-05-24
申请号：CN202211706190.X
申请日：2022-11-23
Applicant: 华为技术有限公司 , 北京元芯碳基集成电路研究院
Abstract: 本申请提供了一种芯片及其制备方法、终端设备，涉及半导体技术领域，利用金属氮化物作为碳纳米管晶体管的材料，可以提高碳纳米管晶体管的性能、工艺热容限、以及工艺窗口。该芯片包括碳纳米管晶体管。碳纳米管晶体管包括沟道层、源极、以及漏极。沟道层的材料包括碳纳米管，源极和漏极的材料包括具有导电性的金属氮化物。
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公开(公告)号：CN117295342A
公开(公告)日：2023-12-26
申请号：CN202210686434.6
申请日：2022-06-16
Applicant: 华为技术有限公司
Abstract: 本申请实施例提供一种晶体管和电子设备，涉及半导体技术领域，可以改善纳米管晶体管在栅长缩短至一定尺寸时的SS参数恶化问题。晶体管包括：衬底；位于衬底表面的源极、漏极和栅结构；栅结构包括栅极介质和围绕栅极介质的栅极；沟道，沟道为纳米管无序网状薄膜；沟道的两端分别连接于源极和漏极；栅极介质围绕沟道，且栅极介质位于栅极和沟道之间；晶体管的栅长≤5nm，栅长为栅极覆盖的沟道长度。
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Patent Agency Ranking
公开(公告)号：CN117008873A
公开(公告)日：2023-11-07
申请号：CN202210467078.9
申请日：2022-04-29
Applicant: 华为技术有限公司
Abstract: 本申请提供了一种概率比特单元电路、概率比特电路系统及其控制方法，用于实现概率比特单元电路之间的相互级联，从而提高计算并行度，降低迭代时延和功耗。本申请提供一种概率比特单元电路，其具体包括至少两个第一晶体管、概率比特器件、输出器件；其中，所述至少两个第一晶体管的栅极为所述概率比特单元电路输入端，所述输入端输入模拟信号；所述至少两个第一晶体管的源漏极中的一端与所述概率比特器件的底端以及所述输出器件的输入端相连，所述至少两个第一晶体管的源漏极中的另一端接地，所述输出器件的输出端输出数字信号。
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公开(公告)号：CN116936617A
公开(公告)日：2023-10-24
申请号：CN202210332164.9
申请日：2022-03-30
IPC: H01L29/423 , H01L29/417 , H01L29/06 , H01L29/78 , H01L21/336
Abstract: 本申请提供一种全铁电晶体管、制作方法及电子设备，涉及集成电路技术领域，用于提高晶体管中电畴的翻转速度和晶体管的导通速度。该全铁电晶体管包括：铁电基底，以及位于该铁电基底上的铁电凸块、源电极、漏电极和栅电极；其中，该源电极和该漏电极位于该铁电凸块的第一侧面，该栅电极位于该铁电凸块的且与该第一侧面相背的第二侧面；该铁电凸块包括具有该第一侧面的第一界面层、具有该第二侧面的第二界面层、以及位于该第一界面层和该第二界面层之间的第三界面层，该第一界面层和该第二界面层均具有易失性的第一电畴，该第三界面层具有非易失性的第二电畴。
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公开(公告)号：CN116867341A
公开(公告)日：2023-10-10
申请号：CN202210290818.6
申请日：2022-03-23
Applicant: 华为技术有限公司 , 北京元芯碳基集成电路研究院
Abstract: 本申请实施例提供了氧化钇材料在制备晶体管中的应用，其中，氧化钇材料可以用作制备晶体管过程中的硬掩膜。采用氧化钇材料作晶体管制造过程中的硬掩膜，可以解决光刻胶作为晶体管的微结构的刻蚀掩膜时存在的抗刻蚀能力不足、残余物难以去除的问题，以及解决常规的无机硬掩膜存在的热预算过高、可能破坏晶体管结构的问题。本申请实施例还提供了晶体管及其制造方法。
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公开(公告)号：CN113742791A
公开(公告)日：2021-12-03
申请号：CN202010478080.7
申请日：2020-05-29
Applicant: 华为技术有限公司
IPC: G06F21/73
Abstract: 本申请提供一种PUF电路、芯片、设备及挑战响应对生成方法，该PUF电路包括：RRAM单元、测量电路和存储器；测量电路分别与RRAM单元和存储器连接。测量电路用于检测RRAM单元在预设限制电流以及预设电压下处于易失存储状态的时间，并生成与时间对应的数字量；存储器用于将数字量作为PUF的响应进行存储，并确定与响应对应的挑战，实现了一种具有大量CRP，同时CPR之间没有相关性，可以容忍建模攻击的PUF。
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公开(公告)号：CN113467923A
公开(公告)日：2021-10-01
申请号：CN202010245862.6
申请日：2020-03-31
Applicant: 华为技术有限公司
IPC: G06F9/50 , G06F9/4401
Abstract: 一种设备休眠方法及计算设备，在该方法中，在设备进入休眠状态之前，释放与前台进程无关的后台进程所占用的内存空间，这样，设备的内存中并没有保存与前台进程无关的后台进程，也就是说，减少了设备在休眠时存储在内存中的数据，从而当设备需要唤醒时，只需要从内存中读取较少的数据即可迅速恢复工作状态，可以减少在唤醒设备时从内存中读取数据的时延，可以加快设备的唤醒速度。另外，由于设备在休眠时将数据存储在了内存中，也就是说，在休眠状态中只需要对设备的内存进行供电，可以保证设备的低功耗。
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